最大スルーレートを考慮した設計法　２、回路のＳＲ限界

２、回路のＳＲ限界
● スルーレート限界は設計で決まる「設計」とは、使用する素子の選択と回路方式、周辺回路素子の選定です。全てに共通なのは、必要とされる電圧振幅に対し、そこに存在する容量成分への充電電流が確保できるかどうか。・出力側：負荷容量CLと素子の出力容量Co合計値の充電電流・入力側：素子の入力容量Ciと帰還容量Crの充電電流Ｅ接地回路では帰還容量の充電電流が最大要因となり、SR = Iin(max)/Cr Ｂ接地回路では負荷容量の充電電流が最大要因となり、SR = Iin(max)/(Co+CL) Ｃ接地回路では入力容量の充電電流が最大要因となり、SR = Iin(max)/Ci （注： Iin(max) = 前段回路の最大出力電流－回路のDC的に必要な入力電流）トランジスタアンプを前提にすると、回路構成として　1. 初段で入力信号を電流に変換　2. ２段目以降の電圧増幅段で初段電流を電圧に変換して出力段をドライブ　3. 出力段では電圧ゲインはなく、電流増幅のみでＳＰＫ駆動電流を得るが一般的なので、この構成での最大ＳＲを検討します。１、初段　差動の初段でｶﾚﾝﾄﾐﾗｰ受けの場合は、 Io(max)=共通テール電流となります。（抵抗受けの場合はその半分＝１石のアイドリングと同じ。）バイポーラTr差動初段では、共通エミッタに0.5～1mA流すのが普通なのでIoは1mA以下。 FET差動にすると入力バイアス電流の問題がなくなるので、テール電流を2～5mA程度に大きくできる。２、電圧増幅段　Ｅ接地動作になるので、入力側は Iin(max)＝初段出力Io(max)となり、ＳＲ＝Io(max)/Cμで計算できる。（Cμ＝素子のCr＋位相補正Ｃ）差動初段で共通エミッタに0.5mA流し、Ｃμ=50pFの条件では、SR＝10V/usです。したがって、電圧段のＳＲは初段電流と位相補正Ｃの値に依存する。３、出力段　Ｃ接地（Ｅフォロワ）動作なので、SR＝Imax/(CL+Cμ)となる。２段ﾀﾞｰﾘﾝﾄﾝのドライブ石Cob合計が50pF、Ｃμ=50pF、電圧段のアイドリング2mAでは、SR=20V/usと計算できる。出力段側が先にＳＲ限界にならないように電圧段のアイドリング設定を行う必要がある。（入力容量の大きな縦型Mosをダイレクト駆動する場合は、ここがネックになる）なお、２段ﾀﾞｰﾘﾝﾄﾝの出力石の入力側ＳＲは、PNPのCobが500pF程度に大きくなるが、ドライブ石の最大出力も200mA以上取れるのでＳＲの値は十分に大きくなる。但し、ベース電流を逆方向へ流す回路が存在しないと、Cob充電電流がOFFしている側のＴｒをＯＮにしてしまう（貫通電流が流れる）ので注意が必要。内部でダーリントン接続しているパワーTrでは10mAほどしか逆電流を吸収できないので、高周波のテスト信号では貫通電流が原因のコレクタ損失で出力石が破壊する恐れがある。（内部ダーリントン接続のパワーTrで電源±45V時に100kHzの連続最大出力は危険。） ● どこがネックとなるかほとんどの場合、初段の出力電流と位相補正Ｃで決まる電圧増幅段が最大ＳＲとなります。古典的な半導体アンプでは、入力バイアス電流の制約の為に初段の電流は0.5mAより上げられず、歪率を優先する為に初段のエミッタ抵抗は入れないのでgmは比較的大きく、その為に位相補正Ｃの値も小さく出来ない。バイポーラＴｒではgm=38Icの関係があり、電流を上げるとgmが大きくなるので回路のGBWをNFBが掛けられる範囲に抑えるにはCμも大きくせざるを得ず、結果的にＳＲは変わらないというジレンマが存在する。具体的には、NFBのゲイン交点を1MHzとすると、GBW=gm/2piCμなので、NFB後の仕上がりゲインをＡとすると、GBW=1MHzAが必要となり、結果的にCμ=gm/2piAとなる。 gm=38Ic, SR=Ic/Cμの式に代入すると、SR=(gm/38)(2piA/gm)=A2pi/38 つまり、ゲイン10(+20dB)ではSR=1.65V/usの一定値となる。この制約条件の中で、最大ＳＲ値を改善するには以下の手段があります。・仕上がりゲインを高くする。　ゲインが高いほど位相補正Cμの値が小さくできるので、その分ＳＲも改善する。但し、ゲインを上げ過ぎると残留ノイズが大きくなり、S/Nが劣化する。・NFBのゲイン交点を高くする　同様に、バンド幅が広いほどCμの値が小さくできる。但しNFBの安定性を保つのが前提なので、その限界がある。・初段gmを下げる　エミッタ抵抗を入れて同じ電流でもgmを下げればCμも小さくできる。但し、gmを下げると初段ゲイン下がるので歪率は増える。・入力にFETを使う　J-FETは動作電流あたりのgmが低いので、同じCμでも初段電流を大きくできる。 2SK170では2.5倍、2SK117では5倍程度の改善ができる。パワーアンプでは超低雑音は不要なので、比較的gmの小さな品種(2SK30A等）がSR改善に適する。 ● さらにＳＲを高くする技術* 上記の改善手段と初段FETの採用で、ほとんどの場合実用十分な性能（SR=20V/us)は得られますが、さらにそれ以上：100V/usを超える性能：を出すには根本的な改善手段が必要。１、二次位相補正を使う　２次補正（NFBの２次補正での設計法を参照）すれば初段振幅を劇的に下げられるので、0.5mAのままでも十分なＳＲ値を得られる。但し、初段のＤレンジが小さいままで２次補正を行うと、大振幅でＳＲ限界を超えた時のオーバーシュートが大きくなる弊害がある。他のＳＲ改善手段と併用するのが良い。２、SEPPタイプ初段にする　差動回路では電流が制限されるが、SEPPタイプにするとｱｲﾄﾞﾘﾝｸﾞの10倍以上の最大出力電流が得られる。保護回路を入れないとクリップ時に無制限に流れて壊れるほど。回路が複雑化しやすいのが難点だが、電流帰還方式にすると非常に高ＢＷにできる。３、電圧段の駆動電流をブーストする　初段出力の後にもう１段バッファやアンプを入れることで電流を増強する方法もある。追加回路が必要な事と、余分な位相回転要素が増えるのが難点で帯域幅は広げにくい。（サンスイの "ダイヤモンド差動回路" 等が代表的な例）初段でのＳＲ制限をなくす対策をすると、今度は他の部分の限界ＳＲが問題となる。例えば電圧段TrのCob=3pFの場合、500V/usでは±1.5mAの充電電流なので逆方向にもこの値のベース電流が流せるかを確認必要。定電流で受ける側のﾍﾞｰｽﾊﾞｲｱｽ生成回路など、うっかりしやすい。回路の全ての部分でＳＲ限界が許容範囲内かを確認する必要がある。各部のＳＲ限界を上げるには、入出力容量の小さな高周波用の素子を使わない限りアイドリング電流を上げなければならないので、消費電力が大きくなり発熱も増大する傾向がある。　　　次に進む　　　　ＳＲの目次に戻る　　　　　アンプ設計のTOPに戻る

２、回路のＳＲ限界

　

● スルーレート限界は設計で決まる

「設計」とは、使用する素子の選択と回路方式、周辺回路素子の選定です。
全てに共通なのは、必要とされる電圧振幅に対し、そこに存在する容量成分への充電電流が確保できるかどうか。

・出力側：負荷容量CLと素子の出力容量Co合計値の充電電流
・入力側：素子の入力容量Ciと帰還容量Crの充電電流

Ｅ接地回路では帰還容量の充電電流が最大要因となり、SR = Iin(max)/Cr
Ｂ接地回路では負荷容量の充電電流が最大要因となり、SR = Iin(max)/(Co+CL)
Ｃ接地回路では入力容量の充電電流が最大要因となり、SR = Iin(max)/Ci
（注： Iin(max) = 前段回路の最大出力電流－回路のDC的に必要な入力電流）

トランジスタアンプを前提にすると、回路構成として
　1. 初段で入力信号を電流に変換
　2. ２段目以降の電圧増幅段で初段電流を電圧に変換して出力段をドライブ
　3. 出力段では電圧ゲインはなく、電流増幅のみでＳＰＫ駆動電流を得る
が一般的なので、この構成での最大ＳＲを検討します。

１、初段
　差動の初段でｶﾚﾝﾄﾐﾗｰ受けの場合は、 Io(max)=共通テール電流となります。
（抵抗受けの場合はその半分＝１石のアイドリングと同じ。）

バイポーラTr差動初段では、共通エミッタに0.5～1mA流すのが普通なのでIoは1mA以下。
FET差動にすると入力バイアス電流の問題がなくなるので、テール電流を2～5mA程度に大きくできる。

２、電圧増幅段
　Ｅ接地動作になるので、入力側は Iin(max)＝初段出力Io(max)となり、
ＳＲ＝Io(max)/Cμで計算できる。（Cμ＝素子のCr＋位相補正Ｃ）
差動初段で共通エミッタに0.5mA流し、Ｃμ=50pFの条件では、SR＝10V/usです。
したがって、電圧段のＳＲは初段電流と位相補正Ｃの値に依存する。

３、出力段
　Ｃ接地（Ｅフォロワ）動作なので、SR＝Imax/(CL+Cμ)となる。
２段ﾀﾞｰﾘﾝﾄﾝのドライブ石Cob合計が50pF、Ｃμ=50pF、電圧段のアイドリング2mAでは、SR=20V/usと計算できる。
出力段側が先にＳＲ限界にならないように電圧段のアイドリング設定を行う必要がある。
（入力容量の大きな縦型Mosをダイレクト駆動する場合は、ここがネックになる）

なお、２段ﾀﾞｰﾘﾝﾄﾝの出力石の入力側ＳＲは、PNPのCobが500pF程度に大きくなるが、ドライブ石の最大出力も200mA以上取れるのでＳＲの値は十分に大きくなる。
但し、ベース電流を逆方向へ流す回路が存在しないと、Cob充電電流がOFFしている側のＴｒをＯＮにしてしまう（貫通電流が流れる）ので注意が必要。

内部でダーリントン接続しているパワーTrでは10mAほどしか逆電流を吸収できないので、高周波のテスト信号では貫通電流が原因のコレクタ損失で出力石が破壊する恐れがある。（内部ダーリントン接続のパワーTrで電源±45V時に100kHzの連続最大出力は危険。）

● どこがネックとなるか

ほとんどの場合、初段の出力電流と位相補正Ｃで決まる電圧増幅段が最大ＳＲとなります。
古典的な半導体アンプでは、入力バイアス電流の制約の為に初段の電流は0.5mAより上げられず、歪率を優先する為に初段のエミッタ抵抗は入れないのでgmは比較的大きく、その為に位相補正Ｃの値も小さく出来ない。

バイポーラＴｒではgm=38Icの関係があり、電流を上げるとgmが大きくなるので回路のGBWをNFBが掛けられる範囲に抑えるにはCμも大きくせざるを得ず、結果的にＳＲは変わらないというジレンマが存在する。

具体的には、NFBのゲイン交点を1MHzとすると、GBW=gm/2piCμなので、NFB後の仕上がりゲインをＡとすると、GBW=1MHz*Aが必要となり、結果的にCμ=gm/2piAとなる。
gm=38Ic, SR=Ic/Cμの式に代入すると、SR=(gm/38)*(2piA/gm)=A*2pi/38
つまり、ゲイン10(+20dB)ではSR=1.65V/usの一定値となる。

この制約条件の中で、最大ＳＲ値を改善するには以下の手段があります。

・仕上がりゲインを高くする。
　ゲインが高いほど位相補正Cμの値が小さくできるので、その分ＳＲも改善する。
但し、ゲインを上げ過ぎると残留ノイズが大きくなり、S/Nが劣化する。

・NFBのゲイン交点を高くする
　同様に、バンド幅が広いほどCμの値が小さくできる。
但しNFBの安定性を保つのが前提なので、その限界がある。

・初段gmを下げる
　エミッタ抵抗を入れて同じ電流でもgmを下げればCμも小さくできる。
但し、gmを下げると初段ゲイン下がるので歪率は増える。

・入力にFETを使う
　J-FETは動作電流あたりのgmが低いので、同じCμでも初段電流を大きくできる。
2SK170では2.5倍、2SK117では5倍程度の改善ができる。パワーアンプでは超低雑音は不要なので、比較的gmの小さな品種(2SK30A等）がSR改善に適する。

● さらにＳＲを高くする技術

上記の改善手段と初段FETの採用で、ほとんどの場合実用十分な性能（SR=20V/us)は得られますが、さらにそれ以上：100V/usを超える性能：を出すには根本的な改善手段が必要。

１、二次位相補正を使う
　２次補正（NFBの２次補正での設計法を参照）すれば初段振幅を劇的に下げられるので、0.5mAのままでも十分なＳＲ値を得られる。

但し、初段のＤレンジが小さいままで２次補正を行うと、大振幅でＳＲ限界を超えた時のオーバーシュートが大きくなる弊害がある。他のＳＲ改善手段と併用するのが良い。

２、SEPPタイプ初段にする
　差動回路では電流が制限されるが、SEPPタイプにするとｱｲﾄﾞﾘﾝｸﾞの10倍以上の最大出力電流が得られる。保護回路を入れないとクリップ時に無制限に流れて壊れるほど。
回路が複雑化しやすいのが難点だが、電流帰還方式にすると非常に高ＢＷにできる。

３、電圧段の駆動電流をブーストする
　初段出力の後にもう１段バッファやアンプを入れることで電流を増強する方法もある。追加回路が必要な事と、余分な位相回転要素が増えるのが難点で帯域幅は広げにくい。
（サンスイの "ダイヤモンド差動回路" 等が代表的な例）

初段でのＳＲ制限をなくす対策をすると、今度は他の部分の限界ＳＲが問題となる。
例えば電圧段TrのCob=3pFの場合、500V/usでは±1.5mAの充電電流なので逆方向にもこの値のベース電流が流せるかを確認必要。定電流で受ける側のﾍﾞｰｽﾊﾞｲｱｽ生成回路など、うっかりしやすい。

回路の全ての部分でＳＲ限界が許容範囲内かを確認する必要がある。
各部のＳＲ限界を上げるには、入出力容量の小さな高周波用の素子を使わない限りアイドリング電流を上げなければならないので、消費電力が大きくなり発熱も増大する傾向がある。

　　　次に進む　　　　ＳＲの目次に戻る　　　　　アンプ設計のTOPに戻る