「逆立ち方式」とは、ラ技1999/11月号で藤井氏が発表して有名になった方式で、電源をGNDから切り離し、出力段にゲインを持たせることによりﾄﾞﾗｲﾌﾞが非常に容易になる利点があり、石数を減らす「ケチケチ」には最も適する方式です。
フォロワ型ＳＥＰＰ出力段では常識的な回路ばかりで面白くなかったのですが、逆立ち方式にはわくわくするような夢を感じます。
さっそく初段回路との組合せ別に、十分な性能が得られるまでに最小限必要な回路と素子数を検討することにしましょう。
●シングル型初段との組合せ１、J-FETを使った初段
逆立ち型は、出力段でゲインを持っているので、出力段のみの２石でもアンプになります（２石アンプの実験）が、これはあまりにも貧弱なので初段１石を入れ、出力段の２個と合わせて３石の構成で実用アンプが可能となります。
３石では定電流負荷やﾌﾞｰﾄｽﾄﾗｯﾌﾟによるゲイン増強が使えないので、直線性を改善するために電源電圧を必要以上に大きくしてみました。
電源からのノイズを減らすために、初段の±電源はＣＲのリプルフィルタを入れています。（このように無理に石数を減らすと、性能を出すには物量に頼る傾向になりがち。）
ＤＣアンプ構成とするために初段は2SK170BL (Idss=10mA) をゼロバイアスで使用し、Ｑポイントに近い所を使ってドリフトを軽減、ゲインは+20dBと小さめに設定。
（出力Mosのゲート耐圧保護のために12V ZDiを挿入。－側の７Ｖは、±の電源変動打ち消し効果調整のため。）
ゲイン設定低めなので、入力電圧ピーク４Ｖまで印加されると初段のVdsがなくなりそうなのが問題。（HZ3LLの電圧もう少し高くした方が良いかも。）
出力がMos-FETでも高域ではゲート駆動電流はそれなりに必要で、10kHzではゲイン低下で急激に歪みが劣化するので、もう１石フォロワによるﾄﾞﾗｲﾊﾞを追加したのが次の４石回路。
フォロワ追加で初段の負荷が軽くなり、初段電流を1/10にしてさらに正帰還（PFB）掛けてゲイン上げる事が出来、飛躍的に特性が改善されます。
（電流設定が10mAのままだと、K170のドレイン出力ｲﾝﾋﾟｰﾀﾞﾝｽが低いのでVds変化での２次歪みが発生し、PFB掛けても0.01%を切れない）
仕上りゲインも29dBに上げたので初段Vdsの不足も改善。
似たような回路で、超シンプル４石アンプの試作評価で実際にいろいろと検討していすが、初段シングルの抵抗負荷では温度ドリフトと電源変動に対する出力DCの振られの問題があり、対策が必要となります。
この回路の場合は、初段K170を1mAで使うとＱポイントからずれているのでドリフト対策でNFBに電解Ｃを入れてACアンプとしています。
電源変動に対しては、初段バイアスの抵抗47kΩを負荷側と揃えることで±変動を打ち消しています。
赤線が３石の場合の1kHz歪み率。３石でもフルパワー近くまで0.1%を切っており、そこそこの特性です。但し、高域特性は出力Mosのゲート容量が重いので10kHzでのNFB量は小さく、歪みはかなり悪くなってきます
10mAも流した初段で、重いMos-FETのゲートを一所懸命に動かしている、と言った感じでしょうか。それでも周波数特性自体は50kHz程度は伸びているので、「とても使えない」ほどに性能が悪いわけでもありません。
青線が出力ﾄﾞﾗｲﾌﾞ段追加し、初段にPFB掛けた４石の場合の歪み率で、仕上りゲインが+29dBに増えた分も含めると３石構成から30dB程の改善効果が見られます。エミッタフォロワでﾄﾞﾗｲﾌﾞしているので高域特性も大幅に改善。
ＡＣ特性はこれで十分ですが、ＤＣ特性の改善が課題として残っています。
ゼロバイアス付近でＱポイントになる品種のFET（2SK30AのR,Oランクとか）を選べば、ドリフトは多少改善されるのでＤＣアンプ構成も不可能ではありませんが、初段gmが小さいと歪みが下がらず、仕上りゲインを小さくする必要があります。
回路全体を見ても周辺に必要なＣＲの数が多く、スマートな完成回路とはとても言えません。
もっとシンプルにドリフト対策含めた検討が必要です。
２、バイポーラTrを使った初段（ドリフト補正付き）初段FETでは４石では十分な結果が出せなかったので、初段ゲインを増強するために、gmが大きくコレクタ出力抵抗が高いバイポーラTrを使ってみました。単にJ-FETを置き換えるのではﾍﾞｰｽﾊﾞｲｱｽ電流とVbeドリフトが問題となるので、その対策も入れています。
初段の2SC3113は超高HFE（2000近くある）のTrで、10mAの大電流を流してもﾍﾞｰｽﾊﾞｲｱｽは5uA程度で済みます。ベース電流の温度係数は約-0.5%/℃ですから、補正電流供給用のシリコンDi（Vfの温度係数約-2mV/℃）の電圧が400mVなら-0.5%/℃の補正が可能となります。
普通のDiのVfは600mV程度ですが、数Aクラスの整流Diに0.1mAの電流を流せばちょうど0.4Vとなり、ぴったり補正が効きます。この回路ではC3113のHFEに合わせて100kΩのベース電流供給抵抗を調整すると、入力OPENの最悪時でも±100mV程度の変動に納まりました。
（電源ON直後の初段石の温度変動で最初に300mV程度動くが、その後は安定）仕上りゲインが+29dBもあるので、この値はまずまず。
Vbeのオフセットと温度係数は、シリコンDiのVfを使って打ち消します。初段のエミッタ側から見ると差動回路と同じですが、ﾀﾞｲｵｰﾄﾞにはゲインがないのでNFBはエミッタ電流帰還の動作となり、直流バイアス電流を流す抵抗が上下にくっ付いてきます。
右の回路図を見ると、初段の石が埋もれそうな程に沢山の抵抗やDiのバイアス回路があり、いささかやりすぎの感がありますが、「３石」に拘った結果がこれです。
もう１石増やして４石構成とすると、初段の電流値がぐっと下げられるので全体の消費電力が大幅に減少します。コレクタ負荷を100kΩと非常に大きくしたのでﾊﾞｯﾌｧにはMosを使いました。FET初段と同じく、ﾄﾞﾗｲﾌﾞ出力からPFBを掛けてゲインを増強しています。
この回路での1kHz歪み特性を示します。
赤線の３石構成はFET入力の時と比較してあまり改善されていないように見えますが、仕上りゲインが9dB大きいので、少なくとも6dB以上は改善しています。
初段gmが大きいので、NFBのGND側抵抗を36Ωと小さくした結果です。
まあ、使えないこともありませんが、無理に３石にこだわると性能はこの程度で我慢しなければならないと言う事でしょう。初段１石のままでは駆動能力に限界があるので、これ以上の性能を求めるには禁断の最終手段（アイドリングを0.8Aまで上げて出力段をＡ級に近い動作とし、損失を抑えるために電源電圧を±30Vまで下げる）を取る必要があります。
出力が小さくて良いのなら、電源を±20V程度に抑えて電極間容量の小さいもっと小さな石を出力段に選定し、アイドリングを限界まで上げることで３石でも0.01%を切る歪み率は可能。
下の青線は出力段のﾄﾞﾗｲﾊﾞ付き４石PFB併用の構成。NPNのコレクタ出力直線性が良いので、入力振幅によるVce変動での２次歪み発生が少なく、大きく性能が改善されています。
この値は、「超シンプル４石アンプの試作評価」で試作したのと同等レベルであり、４石のPFB併用タイプで到達できる値はこの位という事でしょう。
一番下の黒線は、次に説明する「反転型」の４石構成。ゲインを10倍（+20dB）に減らしているので、他の+29dBゲインのカーブより見掛け上の歪み率は下がっていますが、入力換算の残留ノイズは４石PFB併用型より増加しています。（10kΩの熱雑音より少し大きい）
右図が反転型の試作回路です。
Vbe補償でベース電位を0Vにした初段の後に、もう一度エミッタ接地の２段目で増幅し、逆立ち型の出力段をドライブしています。３段のＥ接地動作なので、NFBを掛けるには初段のベースに戻す必要があり、「反転型」のアンプになります。
この回路の利点は、初段のVceを入力電圧に関わらず一定に固定できることで、入力が加わっても初段石のVce変動による振られがなく、上のグラフで示すように極めて低い歪み率が得られます。たった４石の構成で0.0003%の歪み率（ノイズのBW=10kHzにて）を得ました。
ﾊﾞｲﾎﾟｰﾗTrの初段ですが、HFEの高い品種でバイアスを0.5uAに抑え、補償DiをC3113としっかり熱結合することでＤＣアンプでもドリフトは50mV以下になり、実用上問題とならないレベルです。
非常に裸ゲインが高く、高NFBアンプなので位相補正をしないと確実に発振します。この回路の場合、NFBの100kΩに並列に1pFの進み補償と、出力段MLE20のゲート・ドレイン間に470pFのダンピングＣ追加で安定しました。
４石にしては「とても良く出来ました」と誉めてあげたいですが、ドライブ電流がコレクタ抵抗3.3kΩの10mAで制限されているので最大ＳＲが片側のみ10V/usとなる点と、電源電圧変動に弱い点が残っており、その前のPFB併用型４石アンプも含めて実用アンプとしては十分とは言えない部分があります。やはり、シングル型初段の限界でしょうか。
上の３石と４石の回路では定電流負荷が石数の関係で使えなかったので、ゲインを稼ぐために初段にかなり高めの電源電圧が必要で、アイドリングも大きく、電力を無駄に消費している点が気になります。
そこで、定電流負荷を追加してシンプル化を図ったのが次の６石アンプ。
（単なる定電流負荷追加だけだと３石アンプと性能が同じなので出力バッファ追加し、その消費電流を抑えるためにSEPP型のドライバとしました）
初段をJ-FET自己バイアスの片電源にし、SRPPのような形で初段と同じ石で定電流負荷を追加することで、動作点がＱポイントでなくても上下のVgsドリフトを打ち消し、差動の初段と同じようにＤＣ安定度を保つ事が出来ます。
定電流負荷なので電源電圧も低く出来、リプルにも強くなるので初段の電源が大幅に簡素化可能。
SEPPのドライバを追加したことにより、高速信号に対し数100mAのゲート駆動電流を供給できるので500kHz付近までフルスイング出来る高速応答を実現。
石の数こそ６石に増えましたが、電源の簡略化や周辺部品点数の削減もあり、こちらがずっとスマートでエレガントな設計と思います。
この構成に初段カスコードを追加してさらに性能改善を図った設計として、４石D-NFB型アンプの改善実験があります。
性能はそちらに記載していますが、このままでも0.001%近くの歪み率が得られます。さらにカスコード付けて-110dBを切る所まで追及しなくても必要とされる性能に対し、この６石構成でもう十分です。
（回路図にはありませんが、発振防止にNFBの2.7kΩと並列に22pF程度の位相補正Ｃが必要。出力MosのG-D間に数100pFのダンピングのＣも必要となる場合がある。）
SRPPタイプの初段構成とすることでＤＣ特性を改善し、周辺回路はシンプルな構成でフォロワ型SEPP出力段での７～８石構成を上回る十分な高性能を実現しています。この形は実用回路としてひとつの完成形と言えるでしょう。
●差動型初段との組合せ
「最小限度」としては差動初段以外にゼロ石の４石構成からスタート、
素直に差動初段を使うと、入力石のコレクタで出力段をﾄﾞﾗｲﾌﾞ、差動の反対側のベースにNFBを戻す回路が思いつきますが、電源電圧が低いとコレクタ負荷抵抗が小さくなってゲインが上がらず、高い電源電圧だと差動の反対側のコレクタ電位の問題（何らかの方法でVceを下げないと損失が増えすぎるが、抵抗で電圧調整はできない）が発生します。
ﾂｪﾅｰDiでクランプ対策するには常時アイドリングの倍のブリーダを流す必要があり却下。そこで反転型のアンプにして基準電位をGNDに固定し、差動の一方の出力をGNDへ逃がす構成としてみました。
入力石のVceは常に0.6Vでの動作、差動で大電流を流すことで初段gmが非常に大きくなり（NFBのGND側抵抗で初段ゲインが制約されない）シングル初段の３石構成と比較して10dB以上は改善が期待できます。
コレクタの抵抗負荷がネックで上の回路はやや変則的なので、差動出力にｶﾚﾝﾄﾐﾗｰを付けることで電源電圧を大幅に下げ、「普通の回路」にしたのが次の５石構成。
初段周りに３石も投入しながら、出力段のﾄﾞﾗｲﾌﾞは初段からﾀﾞｲﾚｸﾄに電流出力しています。差動の両側を使うことで出力電流とゲインが２倍になり、電流ロスの原因の抵抗負荷が削除されたので低域ゲインも上がります。
電源電圧が下がったので大幅に動作電流を増強でき、初段はベース電流を気にしなくて済むパワーMosFETを使って常識外の思い切った電流設定にしました。
ｶﾚﾝﾄﾐﾗｰの後にバッファを入れればこんなに電流を流さなくても低歪み率と十分なドライブ能力を確保できますが、２石増えて７石構成になってしまい、上の６石構成と比較して－電源が必要な事も含め、ｱﾄﾞﾊﾞﾝﾃｰｼﾞがありません。是が非でも石数を減らすことに拘ります。
実際に回路を試作した実測データが下のグラフ。
赤線は４石構成ﾊﾞｲﾎﾟｰﾗ初段で１石に5mAずつ流した反転型アンプの場合で、ゲイン+20dBですから実質的に10dBの効果は確認できます。
（ﾊﾞｲﾎﾟｰﾗ初段３石から歪の値は1/10になっているが、9dB分は仕上りゲインの差）
同じ４石で比較すると、差動初段に１石使ってしまった分シングル初段に負けていますが、ﾀﾞｲｵｰﾄﾞを使って無理やり入力のVbeを補正していた分を１石で置き換えたと考えれば、３石回路との比較ではスマートになったと言えると思います。
それでも、同じ反転型の４石で比較すると、出力段のドライブ能力でも最大5mAしか供給できないので高速性でも劣り、良い設計とは言えません。
差動初段の場合、ここまで石数を減らすのは少し無理があるようです。
グラフの青線が５石構成のｶﾚﾝﾄﾐﾗｰ付きの、ゲイン+29dB設定での歪み特性です。
２段増幅をせずに初段からダイレクトに出力段を駆動することを極めた結果、PFB付きでゲイン増強した初段シングル４石回路を超える特性を実現できました。
初段出力が100mAも取れるので高速性も十分あり、大入力に対しても動作の±対称性が良いのでＤＣバランスが崩れにくい。
電流設定は変態的ですが、十分に実用回路として使える性能を持っています。（ドリフト対策で初段MosFETは一つの放熱版に付けて熱結合）
K2013はパワー段ドライブ用の石なので、ノイズ特性はあまり良くありませんが、1/fノイズも含めてﾊﾞｲﾎﾟｰﾗTrのシングル初段よりはふらつきは少なく、実用に耐えるレベルでした。
●SEPP型初段との組合せ
SEPP型初段で普通に設計すると、フォロワ型出力段で例に示したような８石構成（逆位相のためにﾌｫｰﾙﾃﾞｯﾄﾞｶｽｺｰﾄﾞで折返し、SEPPバッファで出力段をﾄﾞﾗｲﾌﾞ）が一番無難な所ですが、フォロワ型出力段で十分な性能が出る石数を使ってしまっては、パワー段の電源をﾌﾛｰﾃｨﾝｸﾞにして初段の電源をわざわざ別に用意した見返りがありません。
そこで、折返しのｶｽｺｰﾄﾞもﾄﾞﾗｲﾌﾞバッファも削除した４石構成で設計してみました。３石構成の初段をそのままコンプリメンタリにした形です。
初段がソースのバイアス電流をお互いに吸い込むのでｱｲﾄﾞﾘﾝｸﾞがNFB抵抗にオフセットを発生させず、ドレイン側もお互いに能動負荷として働くので最低限の電圧で大きなゲインを得られます。
さらに「逆立ち型」でﾄﾞﾗｲﾌﾞすることにより初段電源が14V10mAの１個になりました。（12V0.1Aの超小型トランスを使用）
右図で複雑に見えるのは出力パワーMosのゲートバイアス電圧を生成する回路だけであり、本来の増幅部は究極にシンプル。
初段のK170/J74はIdss=10mAでgmが２個で80mS近くもあるので、NFB抵抗が2.7kΩ/100Ωだとゲインが制約され、特性的には少し不十分。
NFB抵抗を270Ω/10Ωと極端に小さくすると、右図のように歪み率が改善されます。（NFB抵抗の電力ロスはその分大きくなる）
低雑音のFETがパラに動作しているので、入力換算では約0.6uV（BW=10kHzにて）と非常に低ノイズ。本来はもっと小さいのですが、初段ﾌﾛｰﾃｨﾝｸﾞ電源のACからのノイズが少し入っているのがオシロで観測されます。
２次巻線がボビンで分離されているタイプの超小型トランスを使っているので、この程度に納まりますが、整流Diの整流ノイズがスパイクとして飛び込むので、並列に0.01uFを抱かせる対策も必要。
黒線のカーブは、パワー段の電源電圧を±20Vに下げてｱｲﾄﾞﾘﾝｸﾞを1Aに増強し、Ａ級動作とした場合で、Ａ級範囲では歪みはほとんどなく、クリップが近くなると急激にCrss非直線性による歪みが増えています。
比較のため８Ω100Wとゲイン設定は同じですが、20W出力で良いならNFBを100Ω/10Ωとして仕上りゲインを下げれば、さらに10dB低歪みとなります。
ゲイン+20dBならドリフトも気になるほど大きくはなく、４石アンプとして十分実用になる回路です。
●コンプリメンタリ差動型初段との組合せ
このタイプの初段回路は、４つの出力が出るので１点で駆動できる逆立ち型の出力段とは接続しにくく、
インターフェースのための石数を沢山使うのではシンプル化に反します。
（せめて出力が上のようにSEPPの１組なら、逆立ちﾄﾞﾗｲﾌﾞのようなマジックが使えるのですが・・）
したがって、シンプル化を目的としたこのページでは検討をしない事にします。 （以上、2011.9.25 記載完）
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