Bi-TrのSEPP動作での入力電圧に対するgm特性
・エミッタ抵抗なしの場合
Re=0ではアイドリング電流で中点でのgmが
決まり、 gm=38*2*Ic となる。
右図のように、Ic=1mAでもgm=76mSあり、
電流振幅が大きくなると加速度的にgmが
増大する。
この非常に大きなgmの値は、出力ｲﾝﾋﾟｰﾀﾞﾝｽの
低減には効果的であるが、アイドリング条件の
安定化には不利であり、Bi-TrのVbeの温度特性
が負であることから熱暴走の危険がある。
エミッタ抵抗をなくすには、Vce印加電圧を抑え
て発熱量を小さくした上で放熱条件を整えて
温度変化を抑え、さらに精密なバイアスの
温度制御が必要。
・エミッタ抵抗一定(10Ω)の場合
Reの挿入で大振幅時のgm増大が抑えられる。
（ここでは10Ωを入れたので100mS未満）
ｱｲﾄﾞﾘﾝｸﾞが大きいと中央部でNPN/PNPが重なり
合成gmの値が中央で膨らむ。(10mA, 5mA)
少なすぎると中央の凹みが深くなる(0.5mA, 1mA)
2mA程度が中間の平坦に近い値だが、中央が凸
になっているにも関わらず、その外側は凹んで
いる。
つまり、ｱｲﾄﾞﾘﾝｸﾞの調整では完全に平坦にする事
はできない。
→大振幅重視では、低レベルではgmがうねって
いても全体的に平坦な値（IcRe=20～26mV）が
良く、小振幅時の歪みを重視するなら、gmの谷が
ちょうど膨らみ始める値（IcRe=13mV）が最適となる。
・アイドリング電流一定の場合
ここでは、Ic=1mAのｱｲﾄﾞﾘﾝｸﾞ条件でRe=7～52Ωに
変化させた時のgm直線性を見た。
Ic=1mAでのgm=38mSから、エミッタ側の動作抵抗
は26Ωであり、その半分の値の13Ωで中央部が平坦
となる。（IcRe=13mV）
平坦部の幅は±40mV程度であり、gm=50mSなので
この範囲の電流振幅は±2mAと、ｱｲﾄﾞﾘﾝｸﾞの1mAの
２倍の振幅が取れる。
Reの値がこれより小さいと、少し振幅した部分で急激
にgmが増大し、逆に直線性が劣化する。Re=oのｴﾐｯﾀ
抵抗なしでも1mA時は76mSから急激に増加するので
同じｱｲﾄﾞﾘﾝｸﾞであれば最適な値のReを挿入する方が
直線性を改善できる。
つまり、Bi-TrのSEPPで最小歪みを実現するには、
・可能な範囲でｱｲﾄﾞﾘﾝｸﾞを大きくする。
・そのｱｲﾄﾞﾘﾝｸﾞ条件でIcRe=13mVとなる値のReを入れる
歪み発生量の計算（Bi-Trの場合）
Bi-TrのSEPPでは、gm変化が単純な放物線ではなく、途中でうねっているために
電流振幅と発生する歪みの関係は、これまでのような単純な式では表せない。
下の右側の図は、Re=130Ωでｱｲﾄﾞﾘﾝｸﾞ0.1mA設定からVbeのバイアスを1mVステップで
±2mVの範囲で変化した場合のgm特性の拡大図である。
ピンクの最適値から、-2mV(赤：電流-5%)、+2mV(緑：電流+5%)とわずかなバイアスの
変化で中央部のgm特性が、凹形状から凸形状に変化している様子が分かる。
±10mV以下の小振幅時の歪みは、凸凹の曲率が一定の範囲では振幅の３乗に比例する３次歪み
となり、カーブの曲率が凹形状から凸形状に変化するにつれ、３次歪みの位相は＋→０→ーに
変化する。
gmカーブの中央（ピンク）の出力電流振幅Io(rms)に対するViの歪み成分量Vdist(rms)を計算したのが、
上の左側のグラフのIc=0.1mA, Re=130Ω（濃い青色）のラインである。
50uArmsの電流振幅(Vi=10mVrms)までは極めて低い歪みであり、gm変化が大きくなり始める±15mV
を超える振幅からは、急激に歪みが発生し始める。
歪み量のグラフで、水色のカーブ(Ic=0.11mA, Re=130Ω)は、最適値に対してわずか10%アイドリング
が増加しただけであり、右図のgmのグラフでは緑(Ic=+5%)の倍の中央部の膨らみ高さを持ったカーブと
なる。
電流振幅が100uArms(Vi=20mVrms)までは、gmのカーブが山の２次曲線で近似できるので、３次歪み
は差動の時と同様に(Io/Ic)^3に比例する右上りの直線となる。
電流が200uArms(Vi=40mVrms)になると、gmカーブが反転して逆位相の谷のカーブに入るので、中央
部の正位相と打ち消し合い、３次歪み電圧が消えて５次歪みの波形となり、歪みが一時的に減少する。
これが水色の歪みカーブの200uAの所の谷の発生原因である。
この谷を越えて振幅が増加すると、gmカーブの全体の形状が谷の成分が優勢となり、再び３次歪み成分が
支配的となってカーブの傾きも(Io/Ic)^3に比例する右上りの直線に戻る。
この、３次歪みが打ち消される谷の位置はアイドリングによって移動し、IcRe=13mVより大きくなる程に
谷の位置は大振幅の場所に移動する。（その分、小振幅時の歪みは増加）
IcRe=26mV(Ic=0.1mA, Re=260Ω)の条件：グラフの紫のカーブ：では、アイドリング値の10倍(1000uA)
の位置となり、低レベルではエミッタ抵抗ゼロ：緑のカーブ：と同程度の値である。
なお、Bi-Trでは伝達特性が指数関数なので、電流が10倍になっても、抵抗値を1/10に換算すれば電圧値の
波形は全く同じになる。つまり、Ic=0.1mA, Re=130Ωの歪みカーブと、Ic=1mA, Re=13Ωの歪みカーブは
電流スケールを10倍にすれば同じ値となる。 →図の赤いカーブ（Ic=1mA, Re=12.6Ω）を参照。
注：Reが12.6Ωになっているのは、トランジスタの内部ベース抵抗(Rbb')が1/hfeでエミッタ抵抗に換算
される分を差し引いているため。
以上の解析結果から、Bi-TrのSEPPでは以下に述べる特徴を持つ。
１、エミッタ抵抗なしや、大振幅重視の値のReの値(IcRe=26mV)では、電流振幅がアイドリングの数倍までは
歪み発生量Vdist=0.2mV*(Io/Ic)^3 の３次歪みとなる。これは差動の値の1/5と小さい。
２、アイドリング電流とエミッタ抵抗の積(IcRe)が13mVとなる条件で極めて直線性の良い状態が存在する。
しかし、この条件は非常にクリチカルで、アイドリングの設定が数％変化するだけで大きく変わる。
±10%変動に抑えられれば、アイドリングの10倍の電流振幅まで、Vdist=0.01mV*(Io/Ic)^3 と、
さらに1/20の値まで歪みを低減できる。
３、IcRe=13mVの条件は、電流振幅がアイドリングの２倍以下の範囲で有効であり、Ｂ級出力段のように
アイドリングの10倍を超える大振幅では必ずしも最適条件ではない。
IcRe=26mVの条件が、大振幅での総合的な歪みを最も小さくするアイドリング設定である。
４、SEPPでは、差動のようなアイドリングの値による最大電流の規制がなく、大振幅でもクリップによる
歪みの急増がない。（電源電圧の制約によるクリップは残る）
例えば、アイドリングの20倍の振幅での歪み電圧は10mV程度であり、アイドリングが50mAで８Ω１Ａ
出力だとSEPPｴﾐｯﾀﾌｫﾛﾜの歪み率は10mV/8V=0.125% となる。
FETのSEPP動作での入力電圧に対するgm特性
右の図は2SK170/2SJ74のBLランク(Idss=8mA)で、
入力バイアスを与えてｱｲﾄﾞﾘﾝｸﾞを2/5/10mAに設定した
ときのVi-gm特性である。
理想的にはｱｲﾄﾞﾘﾝｸﾞの±400%電流まではＡ級動作で
無歪みであるが、実際にはソース内部抵抗の影響でgm
のカーブが曲がり、PPで２次成分を打ち消しても３次
の項（gm曲線の膨らみ）が残留する。
計算では、J74のRs=3Ω、K170のRs=2Ω、
J74のgm係数K=55m、K170のK=50mと置いている。
（実測値もその位）
コンプリの上下の特性が揃っていないとゼロ点（中央）
でのgmのカーブに傾きが発生し、２次歪みが残留する。
この場合、gm係数Kの大きい側にソース抵抗を挿入する
ことで中央でのgmの傾きを補正することが出来る。
ゼロバイアスのJ-FET SEPPでは、入力電圧振幅が
600mVを超えると、ゲートのPN接合が導通してゲート
電流が流れ、入力がクリップしてしまう。
右図の10mAカーブが、±700mVで低下しているのは
この為である。
歪み発生量の計算（FETの場合）
右のグラフは、ｼﾐｭﾚｰｼｮﾝで歪み発生電圧を測定した
物であるが、見方に注意が必要。
理想の２乗特性を持ったｺﾝﾌﾟﾘﾒﾝﾀﾘFETであれば、
理論的に無歪みだが、理想的でない部分で歪みが発生している。
１、2SJ103/2SK246のSEPP
1mAでのgm=2mSで、P-chとN-chの特性は厳密に
同じとしている。よって２次歪みは発生していない
が内部ソース抵抗Rs=10Ωと設定した為のgmの
曲がりで３次歪みが残留する。
電流振幅がｱｲﾄﾞﾘﾝｸﾞの４倍(Io=283uArms)以上では
Ａ級動作範囲を外れ、歪みが急増する。
２、2SJ74/2SK170のSEPP
gm定数をJ74の方を10%大きく設定し、内部ソース抵抗
はJ74：Rs=3Ω、K170：Rs=2Ωと設定した。
（この値はかなり選別で特性を揃えたつもりでも普通にある
素子本来の特性差である。）
gm定数の違いにより、小振幅では２次歪み成分が残留し
歪みのカーブが(Io/Id)^2に比例する２乗特性になっている。
gmの大きい側に外部Rsを追加してバランスを取ることは可能であるが、
現物合わせで調整が必要なのと、DCバランスが崩れて入力オフセット
も変化してしまう点が厄介である。
ソース抵抗を追加して２次歪みのバランスが取れた状態で、DCオフセットも
ちょうどゼロになる様な条件の選別は非常に難しい。
FETのSEPPでは、素子のｺﾝﾌﾟﾘﾒﾝﾀﾘ特性を揃えることが難しいが、２次歪みの残留
をうまくキャンセル出来れば、Ａ級動作範囲（ｱｲﾄﾞﾘﾝｸﾞの４倍まで）で非常に低歪
が得られる。
なお、パワーMOS-FETのような大電流素子の場合は、ｱｲﾄﾞﾘﾝｸﾞ程度の小さな電流では
IdがVgsの２乗特性からずれて３乗に近いカーブになる事が多い。
この場合には、ｱｲﾄﾞﾘﾝｸﾞでのgmの値に対しRs=1/3gmの値のソース抵抗を挿入すると
クロスオーバー歪みを最小限にする事が出来る。
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