J-FETのSEPP差動接続での入力電圧に対するgm特性右のグラフは、前回の2SJ74/2SK170のSEPPを共通ソースを向かい合わせにして差動接続した場合の、Vi-gm特性である。（素子の特性は前回と同様）
信号入力に対し、ソース側のｲﾝﾋﾟｰﾀﾞﾝｽが２倍になるのでgmの値も半分になっているが、P-ch/N-chの特性の違いは差動接続によってキャンセルされ、左右の対称性が改善されている。
単なるSEPPでは、P-ch/N-chの特性の違いがそのまま入力オフセットや２次歪みの残留、温度ドリフト発生の原因となるが、もう１ペア足して差動にすることでP-chとN-chが同じ極性でペアとなっていればVp、gm特性の違いや温度ドリフトに対しても打ち消すことができる。
同じ品種でペアを取るのはさほど難しくないので、FETの選別が非常に楽になり、特性も安定する。
歪み発生量の計算
P-ch/N-chのgmが同じで、内部ソース抵抗がゼロであればIdss(Vp)が違っていても無歪みになるが、gmがPとNで違っているとその分が３次歪みとして残留する。
その割合は、単なる差動時の３次歪み発生量を100%としてgmの差の割合に比例する。
（gm差が5%なら、差動の値の1/20の歪み発生量となる。）
FET差動の場合、電流振幅と歪み発生量Vdist(rms)は、Vdist=15mV*(Io/Id)^3*Id/gm なので、1mA, 15mSでIo=100uAの場合、15mV*(0.1)^3*1m/15m=1uV と計算される。
この値を右のグラフ(Id=1mA)と比較すると、SEPP差動接続では1/20の値となっていることが分かる。
これらの計算は、外部ソース抵抗Rs=0Ωで各ソースを直結し、ゲートのﾊﾞｲｱｽ電圧を変化してｱｲﾄﾞﾘﾝｸﾞ値(0.1/1/10mA)を設定している。
実際の回路ではゲートにバイアスを加えるのは面倒な為ゼロﾊﾞｲｱｽ(Id=Idss)や、Rs=100Ωなどソースに自己ﾊﾞｲｱｽ抵抗を挿入して電流調整する事が多い。
このような場合の特性を次に検討する。
FETの差動ペアのソース接続の違いに対するgm特性
右の回路図は、ｼﾐｭﾚｰｼｮﾝを行なった４通りの接続方法を示している。
１、各ソースに個別のRsを挿入
（４つの中点で接続）
２、差動ペアの共通ソース間に
Rsを挿入
３、Rsを挿入した差動の並列
（ｺﾝﾌﾟﾘ差動の単なる並列化）
４、ゲートﾊﾞｲｱｽ電圧を印加して
Id調整したSEPPのソース
間にRsを挿入
gmの計算は、４つのIdを全て加算しているので、上に出した値の倍になっているのに注意。
●Rs=0ΩでId=2mA設定
ゲートバイアスを与えずにRs=0にすると、Idss=8mAが流れてしまうので、１の回路は除外、２の回路ではRs=100Ωを入れてId=2mAに設定している。
差動のｺﾝﾌﾟﾘ並列は、すでに検討した単なる差動と全く同じ、共通ソース間にRs=100Ωを入れて自己バイアスにした２の回路では、差動ではクリップしてしまう振幅以上でも約1/3のgmを保ち、小振幅でも差動の0.7倍の歪みに改善されている。
SEPP差動は非常に直線性が良いが、ゲートに外部バイアス電圧の印加が必要。
●Rs=100ΩでId=2mA設定
２の回路ではgmの値が大きくて同時比較できないので除外。
SEPP差動は非常に直線性が良いが、ゲートに外部バイアス電圧の印加が必要なのは同じ。
差動のｺﾝﾌﾟﾘ並列は、Rs=100Ω挿入で中央部が平坦化されているように見えるが、電流振幅に対する歪み発生量は変化していない。
（これはSEPP差動も同じ）
各ソースに個別のRsを挿入した１の回路は、小振幅では２の回路と同様差動の0.7倍歪みであるが、大振幅でもgmが2/3以下には落ちず、大入力に対しても比較的リニアな特性を保っている。
使用するJ-FETのIdssが動作させたい値に近ければｾﾞﾛﾊﾞｲｱｽ(Idss)で使うのが最も良いが、Idssが大き過ぎる場合にIdを調整するには、上記の回路１：gmが小さくて良い場合回路２：gmを大きくしたい場合が適する。
この時の入力換算の歪みの量は、差動で計算した値の0.7倍であり、SEPPのような大振幅での超低歪み特性は得られない。
回路１で左右の上下FETソース間を大容量のＣでバイパスすると、交流的にはSEPP差動動作となり、直線性が改善される。
回路２でもRsに大容量のＣを並列にすれば、同様に交流的にはSEPP差動動作となる。
この場合、数10uF以上の大容量が必要なので、電解では漏れ電流による低域ノイズの発生に注意しなければならない。
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