ＮＦＢ後の動作振幅と歪み率の予測の「３、最終目標実現の為の設計法」に書いたように、半導体アンプの場合はほとんどの場合「電流モード」で各段に発生する歪成分を求め、それを初段入力電圧に換算することで最終的な歪率を計算することができる。
したがって、入力電流の直線性（歪）さえ分かればgmの非直線性による歪は計算が不要な場合も多い。gmの歪みが問題になるのは、初段の電流振幅が非常に大きい場合や高域でNFB量が小さくなった時の出力段のクロスオーバー歪み位である。
ここではまず入力電流の歪発生源について考察し、その後に具体的な例で歪発生量を試算して総合特性への影響度を評価する。
● 入力電流歪みの発生要素とその影響
１、素子その物の入力電流成分
オーディオ帯域ではバイポーラＴｒとＦＥＴでは入力電流の発生源が異なる。
ＴｒではIb=Ic/hFEでＤＣ的な電流が必要なのに対し、ＦＥＴではIg=jωfCi・Id/gmで、Ciに対する充電電流のみとなる。Ｔｒでも高周波ではCi充電成分が現れて来るが、数100kHz以上の周波数なので音声帯域では無視できる。
ＴｒのIbは、hFE一定ならIcが歪まない限りIbも歪まない。しかし、hFEの電流に対する非直線性とVce変化によるhFE変調効果で歪が発生する。
電流振幅が特に大きい出力段では大電流時のhFE低下で３次歪、PNP/NPNのhFE不揃いで２次歪が大きくなりやすい。
右図は東芝の15A定格出力石の特性図にVcc=50V, RL=8Ωのロードラインを赤線で記入したものである。
これから出力振幅に対する必要ベース電流を求めると、
Vo Io Ib
+48V 6A 100mA
+44V 5.5A 50mA
+40V 5A 40mA
-40V -5A 53mA
-44V -5.5A 66mA
-48V -6A 155mA
Vce>10Vの領域はグラフから読み取れないが、
PNPのhFE=100, VA=200V
NPNのhFE=120, VA=500V
として計算すると、
下のグラフのようになる。
青はＶｏに対するＩｂの絶対値であり、赤はその非直線性成分である。
NPN側はVce>10Vではリニア領域で歪が少ないが、PNP側はVAが小さい事によるhFE低下でVce<25V付近からベース電流の非直線性が大きくなる傾向にある。
Vce<5Vの領域に入ると準飽和が始まるので必要なベース電流が急激に増える。
完全に飽和するのはVce=1V程度でも、歪を考えると電源電圧は５Ｖ程度は余裕が必要。
以上はSEPP出力段の場合であるが、電流振幅が小さくて電圧振幅の大きな電圧段ではVce変化によるhFE変調が２次歪発生源となり、特にPNP側のVAが小さい（hoeが大きい）と大きな歪みが発生する。
初段では電流振幅も電圧振幅も大きくないのでhFE変化も小さく、ここでの歪発生量は無視できる値となる。ＦＥＴのCi充電電流についても同様である。
「歪」ではないが、注意しなければならない問題として電源電圧変動があり、Vce変化によるhFE変調で電源変動がそのままベース電流に漏れてPSRR（電源変動除去比）が劣化する現象がある。各段でのアイドリングをむやみに流すとPSRRの劣化を招き易い。
２、 帰還容量成分(Cre, Crss)の歪み
ＦＥＴでは、Crssの電圧非直線性による２次歪発生が入力電流歪の主成分となる。
コンプリメンタリＰＰで少しは打ち消せるが、通常P-ch側のCrssがN-chより数倍大きいので効果は限定的。
Mos-FETの出力段ではVdsが小さくなるとCrssが急激に増加するので、クリップが近くなるとTrと同様に歪みも急増する。（特に10kHz以上の高域で顕著）
下に東芝の出力用素子の特性を示す。SEPPで使用した場合は、ﾄﾞﾗｲﾌﾞ電流はN-chとP-chのCrssの合計値に対しての充電電流となる。
Vcc=±50Vとした場合の出力振幅に対するCrss合計値を計算したのが次のグラフ。
MosのVdsが30Vを切るとCrssの急増領域に入り、３次歪が増える。
小振幅ではP-ch側のCrssが大きいのでｺﾝﾌﾟﾘﾒﾝﾀﾘで打ち消されずに２次歪成分となる。
ＴｒではCre歪みが問題となるのは電圧振幅の大きな電圧増幅段のみであり、Cre (Cob)の小さな品種を選択することで影響を最小限にできる。
３、初段とそれ以外での入力電流歪みの影響度の違い
初段以外の部分では、そこでの歪発生量を初段振幅に換算し、「入力換算歪」として評価すれば良い。最終的な歪を小さくするには、歪の発生そのものはなくせないので初段からそこまでの電流ゲインを大きくして「入力換算」の値を小さくすることになる。
一方、初段の入力電流歪は外部に流れて信号源抵抗にRg・Iinの余計な電圧（歪）を発生させる。これはNFBでの改善が出来ないので、特に信号源抵抗が高い場合は大きな問題となる。初段で歪は発生していなくても、後段での歪を打ち消すための歪電流を供給しなくてはならないので、Trの場合はその分の入力電流歪が発生する。
初段の印加電圧振幅が大きいと、CreやCrssの充電電流成分が入力に流れるので、この歪も問題となる。電源電圧変動：Vce変化によるhFE変調でPSRR（電源変動除去比）が劣化する現象も信号源抵抗が高い場合に顕著に現れる。
初段をｶｽｺｰﾄﾞﾌﾞｰﾄｽﾄﾗｯﾌﾟでVce, Vdsを固定するのはこの歪に対して効果的な対策である。
●具体的な歪発生量の計算例
１、アンプ出力段
ﾊﾞｲﾎﾟｰﾗTr出力と、Mos-FET出力での電圧振幅に対する入力歪電流値をSpiceｼﾐｭﾚｰｼｮﾝする。
条件はVcc=±50V、RL=8Ω、Vo=±5～45Vpeakで周波数は10kHz。
回路は下図のようにドライバなし(A1494/C3858)、２段ﾀﾞｰﾘﾝﾄﾝ(A968/C2238ﾄﾞﾗｲﾊﾞ)、３段ﾀﾞｰﾘﾝﾄﾝ(A1380/C3423ﾌﾟﾘﾄﾞﾗｲﾊﾞ)、Mos出力(J618/K3497)、Mosﾄﾞﾗｲﾊﾞ付き(J77/K214)、Mosﾄﾞﾗｲﾊﾞ付きﾊﾞｲﾎﾟｰﾗ出力 の６種である。出力のRe=0.1Ωでアイドリングはいずれも130mA程度に設定した。
出力振幅に対する入力電流の歪成分を見たのが右のグラフで、ﾊﾞｲﾎﾟｰﾗTr出力では２段、３段と電流ゲインを稼ぐとそれに比例して１段当り1/100に歪電流も低下する。Mos出力ではドライブ段なしではTrの２段ﾀﾞｰﾘﾝﾄﾝより悪いが、1kHzに周波数を落とせば1/10に歪電流は下がる。
さらにMosﾄﾞﾗｲﾊﾞ付けてMosの２段ﾀﾞｰﾘﾝﾄﾝにすると、10kHzでもﾊﾞｲﾎﾟｰﾗ３段ﾀﾞｰﾘﾝﾄﾝに近いレベルになる。
ﾊﾞｲﾎﾟｰﾗTr出力にMosﾄﾞﾗｲﾊﾞ付けると、２段ﾀﾞｰﾘﾝﾄﾝ構成なのに３段並みの性能が得られる。
最終的な歪率を1V入力で0.01%とすると、初段の入力換算歪は0.1mVなので、gm=20mSとして初段の歪電流は２μＡ以下にしなければならない。
Vo=40Vpeak(8Ω100W)とすると単段増幅（初段でﾀﾞｲﾚｸﾄに出力段駆動電流を得る）では３段ﾀﾞｰﾘﾝﾄﾝが必要となる。
電圧増幅段で100倍以上の電流ゲインを稼げば、200uAまで許容できるので出力段は２段ﾀﾞｰﾘﾝﾄﾝで十分である事も分かる。
出力段の構成を複雑にして３段ﾀﾞｰﾘﾝﾄﾝ以上に低歪にすることは可能だが、電圧段のゲインでシンプルに対策するのと比較してどちらが良いかは十分考慮すべきである。
（例）出力段にベース電流や歪電圧の打消し回路を付けて「無歪化」をしたとして、ﾄﾗﾝｼﾞｽﾀを４～６個も追加しても改善量は20dBから最大でも40dBに過ぎない。シンプルな３段ﾀﾞｰﾘﾝﾄﾝや電圧段の２段ﾀﾞｰﾘﾝﾄﾝ化で１段当り40～50dBの改善が簡単に得られるのと比較して、非常に効果が小さい。
２、電圧増幅段
最初にｼﾐｭﾚｰｼｮﾝする回路は、Ｅ接地、差動のｶﾚﾝﾄﾐﾗｰ受け、折り返し電流出力の３種である。（それぞれ、PNP/NPNの場合を確認）
条件は、Vcc=±50V, Ic=2mA, F=10kHz, PNP=A1360, NPN=C3423である。
下の計算結果を見ると、E接地も差動もｶｽｺｰﾄﾞ折返しも全く入力電流歪みは変わらない。（PNPがCobが大きい分歪電流も多い。）
入力電流歪みの発生源は、10kHzではCob充電電流の電圧依存性歪が主で、1kHz以下になるとhFEの電圧依存性の影響が主となる。
基本回路素子の直線性の、電圧振幅に対する直線性 でｴﾐｯﾀ電流帰還によるRo改善効果を記載しているが、この方法はベース電流がhFE倍されて出力に戻るのを防止するだけなので、コレクタ電圧の振幅を下げない限り入力電流その物の直線性は改善されない。
Ｅ接地や差動では入力はﾍﾞｰｽ電流その物であり、ｶｽｺｰﾄﾞ折返しの場合はﾍﾞｰｽ電流は入力側には直接流れないが、ｴﾐｯﾀ電流（入力側）はIe=Ic+Ibなのでどちらも結局同じなのである。
この結果を見ると、8Ω100W時の10kHz歪みを0.01%以下にするにはA1360/ C3423のようなCobの小さい品種を使っても初段gmは10mS以上が必要である事が分かる。
0.01%歪み(-80dB)ならそのままでも良いが、歪率で-120dBを狙うには、出力段の歪も含めて電圧段の入力歪電流は0.01uA以下に低減しなければならない。
改善の為の対策としてＥ接地にｶｽｺｰﾄﾞを付けた場合、ﾀﾞｰﾘﾝﾄﾝにした場合、差動のVceを強制バランスした場合のそれぞれの効果を確認する。
グラフの赤のPNPｶｽｺｰﾄﾞ、青のPNPﾀﾞｰﾘﾝﾄﾝ共に追加した2SA970のhFE=500分の改善が得られ、十分な効果がある。
緑の強制差動ﾊﾞﾗﾝｽは、差動での打消しが完全ではないので1/30の改善に止まる。図のQ10側にのみｶｽｺｰﾄﾞを付ければE接地単純ｶｽｺｰﾄﾞと同等の効果があるので、あまり良い対策とは言えない。
後に繋がる出力段の歪電流に対しては、差動と単純ｶｽｺｰﾄﾞは２段目のTrのhFE倍の電流ゲインがあるので40～50dBの改善効果がある。３段ﾀﾞｰﾘﾝﾄﾝではこれで十分だが、２段ﾀﾞｰﾘﾝﾄﾝでは出力石のhFEがばらついた場合に100uA程度の歪電流が想定されるので歪率は0.01%止まりになる。
電圧段をﾀﾞｰﾘﾝﾄﾝにすればさらにゲインがhFE倍になるので、２段ﾀﾞｰﾘﾝﾄﾝ出力でも -120dBc以下の超低歪が可能である。
なお、ｶｽｺｰﾄﾞ折返し型の電圧増幅段では電流ゲインがゼロなので出力段の歪成分はそのまま残り、３段ﾀﾞｰﾘﾝﾄﾝでも0.01%歪みが限度となる。電圧段にベース電流ｷｬﾝｾﾙ回路等を付けて歪みをなくしても、出力段の歪が支配的なので効果はない。
３、初段
例として、10kHzで2Vrmsの入力振幅がある時の初段入力の歪電流値を評価する。
回路はJ-FET差動(K170/J74, μPA63H)、PNP/NPN差動(A970/C2240)で、
電流値はFET=@2mA, Tr=@0.5mAとする。
回路は差動になっていないが、これは初段の信号電流振幅が十分小さく、同相入力のみの状態を測定（Vgd変動成分のみを観測）する為である。
Vcc=10V, 10kHz 2Vrms時の入力電流２次歪成分は、
2SK170 58nA
uPA63H 12nA
2SJ 74 291nA
2SC2240 16nA
2SA 970 23nA
Crsが1.6pFと小さいuPA63Hが最も小さく、32pFもある2SJ74が最も悪くなっている。
この電流値は小さいように見えるが、Rg=10kΩの場合を考えると100nAの電流は1mVもの歪電圧を発生する。2Vの信号レベルに対してこれは0.05%であり、非常に大きい。
Rg=1kΩで歪を-120dBにするには歪電流は1nA以下が必要で、単体の素子ではVgd変化があるとCrsの充電電流だけでその値は不可能である。
次に、ｶｽｺｰﾄﾞﾌﾞｰﾄｽﾄﾗｯﾌﾟ (Vce=4Vに固定) を付けた場合の改善効果を確認する。
Vcc=50Vとして2SC1775A/2SA872Aのｶｽｺｰﾄﾞをベースのブリーダ抵抗４MΩ(FET),10MΩ(Tr)でソースからﾌﾞｰﾄｽﾄﾗｯﾌﾟした時に、同様に10kHz 2Vrms時の入力電流２次歪成分は、
2SK170 3pA
uPA63H 1pA
2SJ 74 19pA
2SC2240 4pA
2SA 970 5pA
いずれも1/4000以下に改善され、全く問題ないレベルとなる。
以上は接合容量の非線形による歪成分のみを評価したが、ﾊﾞｲﾎﾟｰﾗTrでは初段の電流そのものに歪成分を含むと、Ic/hFEの値のベース電流も歪む。
例えば初段0.5mAではgm=19mSなので1uAの歪電流があると入力電圧のgmによる歪成分は1uA/19mS=53uVであり、1V入力では0.0053%だが、hFE=500として入力電流歪は2nAであり、Rg=10kΩなら20uVの歪がさらに付加されて0.0073%に増加する。初段のhFEが200より小さいと、Rg=10kΩではベース電流由来の成分の方が大きくなってしまう。
FETではオーディオ帯域での実質hFEは数万なので、Ciss充電成分の歪は通常無視できるのである。
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