実際の回路内で、どのように設計すれば低ノイズを実現できるかを、具体例を挙げて検討します。
１、発生ノイズ量を入力換算して個別に影響度を評価
右図が実際に計算する回路です。
ｶｽｺｰﾄﾞ付きのJ-FET差動初段をｶﾚﾝﾄﾐﾗｰで受け、電圧増幅段をﾀﾞｰﾘﾝﾄﾝにして電流ゲインを稼ぎ、出力段は２段ﾀﾞｰﾘﾝﾄﾝだけで電圧段のカスコードもなしで10kHzで8Ω100W時に歪率0.0001% (-120dB)が得られます。
（注：このままではクリップ時のQ3,Q4の過電流対策がないので実用にはならない。あくまで検討用の回路。）
ゲイン21倍なので、フルパワー時の入力換算歪は1.4μＶ。
この計算は初段の2SK170以降のノイズ発生がゼロと考えた場合ですが、実際には後段にもノイズ源はあるのでこの値より若干悪くなります。以下に回路例を試算してみます。
【計算手順】
・ｼﾐｭﾚｰｼｮﾝで発生部位毎に信号源を挿入し、入力換算係数を求める
・実際の素子の発生雑音値を見積もり、換算係数を掛けて入力換算値を求める
・ノイズ入力換算値を等価入力ノイズＲで現して総合ノイズ量を求める。
【計算結果】 注：FETのゲート漏れは、温度上昇時を考慮し10倍で計算
| 発生部位 | 入力換算 Gain(dB) | 発生ﾉｲｽﾞ電流 計算値 (pA/√Hz) | 入力換算En (nV/√Hz) | 等価入力 ﾉｲｽﾞR (Ω) |
|---|---|---|---|---|
| R12 | 40 | 12.65 | 1.26 | 100 |
| R13 | 39.6 | 12.65 | 1.21 | 91.2 |
| R16 | 39.6 | 2.83 | 0.27 | 4.57 |
| J1 Id | 36.7 | 14.5 | 1 | 62.5 |
| J2 Id | 36.7 | 14.5 | 1 | 62.5 |
| J3 Id | -13.4 | 30 | 0.006 | 2.6m |
| J4 Id | -13.4 | 30 | 0.006 | 2.6m |
| J3 Ig | 37 | 0.06 | 0.004 | 1.1m |
| J4 Ig | 36.7 | 0.06 | 0.004 | 1.1m |
| Q1 Ic | -14.3 | 18 | 0.003 | 0.8m |
| Q2 Ic | 13.8 | 18 | 0.088 | 0.49 |
| R2 | 36.2 | 6.96 | 0.45 | 12.6 |
| R1 | 36.2 | 6.96 | 0.45 | 12.6 |
| Q1 Ib | 42.5 | 1.26 | 0.168 | 1.76 |
| Q2 Ib | 13.8 | 1.26 | 0.006 | 2.4m |
| R8 | -1 | 0.04 | 0.04p | 0 |
| J5 Id | -5.9 | 30 | 0.015 | 14.5m |
| R4 | -8.2 | 7.7 | 0.003 | 0.6m |
| Q3 Ib | 36.8 | 0.56 | 0.039 | 94m |
| Q3 Ic | -17 | 12.6 | 0.002 | 0.2m |
| R5 | -17 | 3.26 | 0.5p | 0.01m |
| Q4 Ib | -17 | 4 | 0.6p | 0.02m |
| Q4 Ic | -55.2 | 40 | 0.07p | 0 |
| R14 | -55.5 | 8.53 | 0.01p | 0 |
この回路の場合、電圧増幅段をQ3, Q4のﾀﾞｰﾘﾝﾄﾝにしているのでQ3のエミッタ以降はhFE分の１になり、完全に無視できる値となっています。（Q3を削除すると後段の入力換算ゲインが50dBほど悪化する）
つまり、低ノイズの回路を設計する基本は、
・初段周りを低雑音にする
初段石を高gm素子を用いることで素子自身のノイズを下げると共に、gmRLゲインで後段のノイズ影響を1/gmRLに軽減。 ここでほとんどの要素が決まります。他の注意点として、電源ノイズなど余計な要素が初段周りに影響しない事も必要。
・初段の後はすみやかに電流ゲインを稼いで後段の影響をなくす
２段目でhFE=100倍ゲインを稼げば、それ以降の回路のノイズは実質的に無視できます。
電圧増幅段で電流ゲインを持たない「単段増幅」の場合は、発生ノイズ電流の入力換算係数は初段から出力段入口まで全部同じ値になるので、定電流部の発生ノイズでS/Nが劣化しやすい。定電流回路の電圧源にLPFを追加するなどの対策が必要となります。
２、総合特性に大きく関与する部分（特に初段周り）の注意点
上の計算結果を整理すると、入力換算ノイズRの大きな順で
R12, R13=100Ω熱雑音：191.2Ω
J1, J2(2SK170)のノイズ：125Ω
ｶﾚﾝﾄﾐﾗｰR1+R2の熱雑音：25.2Ω
R16=2kΩ熱雑音：4.57Ω
ｶﾚﾝﾄﾐﾗｰQ1のIbショットノイズ：1.76Ω
ｶﾚﾝﾄﾐﾗｰQ2のIcショットノイズ：0.49Ω
電圧段Q3のIbショットノイズ：0.1Ω
最大のノイズ源は信号ライン上の抵抗であり、この抵抗値を下げることが残留ノイズ低減に最も効果がある。（アンプの残留ノイズ測定で、入力ショートにするのはこのため。）
意外に大きいのが初段のカレントミラー部で、330Ωでは初段gm=15mSなのでgm*RL=5であり、初段石の1/5のノイズ発生となる。初段gmが小さくてgm*RLの値が１を切るとこの抵抗の発生するノイズが初段よりも大きくなってしまう。ＤＣも多く流しているので、この抵抗には1/f雑音への配慮も必要。
初段を受ける部分のQ1,Q2,Q3の雑音の影響は330Ωより小さいが、できれば高hFEのローノイズＴｒが望ましい。
それ以外の部分で最大は初段のテール電流を決めている2SK246の定電流回路で、J5の発生ノイズは３0pA/√Hzと大きいがソース抵抗の270Ωでドレイン出力は20pAに下がり、さらに差動回路で同相成分は打ち消されて1/30程度に減少し、入力換算ノイズRは0.015Ωと十分小さくなっている。（ 差動のバランスが理想的であればさらに1/10に下がるが、この計算では初段gmが３％不揃いを持つと仮定してｼﾐｭﾚｰｼｮﾝしている。）
差動のカレントミラー負荷や差動２段の回路ならテール電流に含まれるノイズは打ち消されて小さくなるが、差動で打ち消されない場合は初段周りに接続した定電流回路のノイズはそのまま初段信号に加算される。回路構成によっては特に低ノイズの電流源が必要となる場合もある。
３、回路の外（信号源抵抗）で発生するノイズ
以上はFET入力で信号源ｲﾝﾋﾟｰﾀﾞﾝｽが十分小さい場合の計算例である。
同じ回路で信号源抵抗Rg=1kΩが外部に接続されると、1kΩの熱雑音(4nV/√Hz)が加算されるので全体のノイズはRgに支配される。
初段がバイポーラＴｒで、AD797のような入力ノイズ電流が2pA/√Hzある場合は、Rg=1kΩにはさらにIn*Rg成分=2nV/√Hzが発生する。（ノイズＲ換算250Ω）
Rg=10kΩではこの値が20nV/√Hz（ノイズＲ換算25kΩ）にもなり、劣化が著しい。この様な条件では、LM4562やLME49720のようなInが1pA/√Hzを超えるOPｱﾝﾌﾟは使用すべきでない。
特に低雑音を望む場合、信号源ｲﾝﾋﾟｰﾀﾞﾝｽが1kΩを超えたら 初段はFETが望ましい。
バイポーラ入力のOPｱﾝﾌﾟが使用できる範囲は、Rgに発生するノイズ電圧が抵抗熱雑音の半分までとすると、Rg < 4k/(In^2)：In=入力ノイズ電流(pA)、つまりIn=0.4pAのNE5534ならRg=25kΩまでとなる。
但し Inの値は1/f ノイズで低周波で上昇するので、データシートを見てカタログ値（1kHzでの値）から使用帯域でどの程度劣化するかを確認した方が良い。 CMRRやPSRRの値も、カタログ値はRgの表記がない（０Ωでの値）が、実際に数kΩのRgがあるとカタログ値の値から急激に劣化するのでカタログ値を鵜呑みにしてはいけない。
バイポーラで入力ノイズ電流が大きい場合に、良く問題になるのが入力カップリングＣによる低域での1/fノイズ増大である。ＤＣカットの為にカップリングＣを挿入すると、Ｃその物はノイズを出さなくてもInが流れる事によりＣのｲﾝﾋﾟｰﾀﾞﾝｽにノイズ電圧が発生する。
In=2pAの入力を1uFのＣでDCカットすると、10Hzでは16kΩのｲﾝﾋﾟｰﾀﾞﾝｽなので32nV/Hzものノイズが発生してしまう。10HzでのInによる劣化を0.5nV/Hzに抑えるには入力カップリングＣに64uF以上の容量が必要となる。
４、定電流回路の低雑音化
初段周りに電流源を接続する場合、特に低ノイズの電流源が必要となる。
後から付け加えられる余分なノイズ電力成分が、初段の1/2以下になる条件を検討する。
・0.5mAｘ2のﾊﾞｲﾎﾟｰﾗ差動初段：En=1.1nV, gm=10mSより、In=11pA/√Hz
・1.0mAx2の2SK170差動初段：En=1.4nV, gm=8mSより、In=11pA/√Hz
いずれも10pA程度なので、In<7pA/√Hzなら条件を満足する。
以下に、代表的な定電流回路の例を挙げて2mA時の電流ノイズを試算する。
①は基本的なﾍﾞｰｽ接地タイプ。ﾍﾞｰｽ電位を電圧源で固定し、ｴﾐｯﾀ抵抗に必要な電流を流す。
In=( En(Vb) + En(Q1) + En(R1) )/(R1+1/gm1)
ノイズ限界値はR1の抵抗値で決まり、1kΩで4pA/√Hzである。
実際にはﾍﾞｰｽの電圧源ノイズが最大要因なので、特に低ノイズの電圧源が要求される。( En(Vb)=10nVでもIn=10.8pA/√Hzに劣化)
②はﾍﾞｰｽ電圧源をQ3の帰還によるVbeで代用する物。
In=( En(Q3) + En(R2) ) / R2
ｴﾐｯﾀ抵抗の電圧降下が0.66Vなので、電流2mAだと330Ω(7pA/√Hz)が限界値で、さらにQ3のEn：1nVが加わって7.2pA/√Hzとなる。
③は電圧源の不要なJ-FETの自己ﾊﾞｲｱｽ。
In=( En(J1) + En(R3) ) / (R3+1/gm)
ｿｰｽ抵抗を大きくするにはFETのﾋﾟﾝﾁｵﾌ電圧が大きい必要があるが、Enの小さなFETはgmが大きいのでVpは小さい傾向にある。
K246ではEn=10nV/√Hz程度なのでIn=10n/(270+330)=20pA/√Hz、K170VならIn=1.4n/(50+100)=9.3pA/√Hz程度まで改善。
以上の計算から分かるように、2mAの電流を流すとノイズ電流値は容易に初段ノイズの値に近付いてしまう。不用意に初段周りに大電流の回路は接続すべきでない。
低ノイズの電流源を作るには低ノイズの電圧源を用意してエミッタ抵抗を出来るだけ大きく（電圧降下を高く）するしかない。半導体の電圧源では数十nV/√Hzのノイズは避けられないので、ベースまでの経路にLPFを挿入し、ノイズを減らす必要がある。
減衰率を大きくする為に時定数を長くし過ぎると、立ち上がりが遅くなったりクリップ後の回復が遅れたりする弊害が出る。 どこでバランスを取るかの判断が難しい。
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