ここでは、素子の温度特性に起因する問題に対する対処法についてまとめます。
● 出力段のアイドリング温度補償
半導体アンプの設計で、特に重要なのがＢ級SEPP出力段のアイドリング設定の安定化です。
「基本回路素子の直線性」のＰＰ動作の項で述べたように、バイポーラＴｒのSEPPではアイドリング時のエミッタ抵抗電圧降下が14mVで最も歪が小さく、大振幅時でも30mV以下が望ましいので、設定点からのずれは15mV以下としたい。しかし、Vbeの温度係数は2mV/℃あるので、温度が数℃変わるだけでアイドリングの最適点からずれてしまう。
温度補償の基本は「バイアスに必要なVbeの数だけ同じVbeの温度係数で打ち消す」だが、温度係数の等しい素子で打ち消してもチップの温度差の分だけ誤差が残る。２段ダーリントン出力でのよくある温度補償回路の例が右図。Q2の１個でQ5～Q8の ４個のVbe温度変化をまとめて補償しているので、温度に不均一があると誤差が出る。
電源電圧が高くてｱｲﾄﾞﾘﾝｸﾞが低いと、無音時に対して出力が急に増大した時の発熱量変化が非常に大きくなり、最終出力段のＴｒのみチップ内部温度が急変する。（ドライブ段は5～10mA程度はｱｲﾄﾞﾘﾝｸﾞを流すので、比較的変化は小さい）
内部チップからパワーＴｒの金属部表面まで熱が伝わるのは数秒、さらにﾋｰﾄｼﾝｸにまで伝わるのは数10秒以上掛かる。ドライブ用Trと温度補償用Trも同じﾋｰﾄｼﾝｸに近接して取り付けていても、その遅れ時間の間は出力石のVbe温度変化を補償する事は出来ない。
右図は東芝のTO-3P(N)型パッケージの150WパワーＴｒの過度熱抵抗曲線であるが、金属部の熱容量飽和に１秒近く掛かり、それ以上の時間軸では外部放熱条件に依存する。電源電圧±50Vでｱｲﾄﾞﾘﾝｸﾞが50mA(無音時2.5W)の場合、急にパワーを出して平均損失が１石当り20Wとするとチップ内部温度はケース温度に対し10℃以上上昇する。
発熱が続いて熱流量が継続する限り、時間が経過して定常状態になってもこの温度差は消えない。つまり、「全体で」温度検出を行うと10℃(20mV) の誤差は発熱が止まるまで残ってしまい、アイドリングはその分上昇する。
この誤差量は補償素子(Q2)の取付位置で変化し、ﾋｰﾄｼﾝｸ側に付けるとTO-3Pパッケージの取付け熱抵抗（0.5℃/W）が加算されて誤差はさらに増大する。出力石の金属部に直接貼り付ければチップから1℃/W以下になり、ドライブ石の分も割増ししているのでドライブ石のVbe分は過補償となり、定常誤差を打ち消せる可能性がある。(実際に組み立てて実験必要)
モールドパッケージの場合は金属部の露出が少ないので、コレクタリードの根元が最もチップと熱的に近い。ここに温度検出素子を熱結合するのは実装的に困難が伴うが、金属部の方がチップ直上のモールド表面より熱の伝搬時間が短かく、内部発熱からの遅延による誤差を減らすことが出来る。
Ｖｂｅの補償誤差を小さくするには、総合的には以下の対策が有効である。
・アイドリングを大きくして無信号時の損失を大きくし、出力時との温度変化幅を小さくする
・電源電圧を低くして出力時の損失を下げる（カスコードで数Ｖに固定するとさらに改善）
・最大損失の大きな（熱抵抗の小さな）出力石、さらにはパラにしてチップの温度上昇を減らす
これらの問題を根本的に解決する手段は、パワーＴｒのチップ上に温度検出素子を内蔵させる事であり、ON Semiでは「ThermalTrak Transistors」の名称で商品化している。(右図のように補償用Ｄiの配線pinを追加した５端子ﾊﾟｯｹｰｼﾞ）
ドライブ段の温度補償は簡単なので、最終段の石のみ個別に温度検出できればＯＫ。
その下の図は、サンケンのSAPシリーズの温度補償Ｄi内蔵ダーリントンＴｒで、 エミッタ抵抗まで内蔵して２石だけで出力段が完結するとても便利な物。
普通ならシリコンＤi２個ずつで済ませられるはずですが、出力石のアイドリング状態でのVbeよりも低いＶｆを保証する為に、PNP側にSBDを５個入れてNPN側はシリコンＤi１個と言う非常に変則的な構成を取っています。Ｖｆを低く抑える為には大面積を必要とするのでこのようにしたと思われます。（Ｖｆを抑えるには温度補償素子もﾀﾞｰﾘﾝﾄﾝTrにすれば良いが、チップ上でコレクタを分離できない事情があるのだろう。）
以上はバイポーラＴｒの場合ですが、高ｇｍのMos-FETを使った出力段の場合もVgsの温度係数を補償してアイドリングの安定化を図る必要があります。
この場合は動作Vgsと温度係数が近い小電流のMos（2N7000等）を温度検出に使って、Ｔｒと同様のVgsマルチプライヤでアイドリングを調整するとよい。
● 初段の温度ドリフト対策
バイポーラもＦＥＴも単体では温度係数が大きいので、初段は差動にしてVbe/Vgs温度変化を打ち消すのが常道。差動以外では、入力ﾊﾞｲｱｽにｴﾐｯﾀﾌｫﾛﾜを使ったダイヤモンド回路（右図）や、FET自己ﾊﾞｲｱｽの電流変化を定電流負荷で打ち消す回路（右の下側図）などもあります。
どの回路も入力素子のVbe/Vgs温度変化を別の素子で打ち消しているので、素子間の温度差 があればそのまま入力変動（ノイズ）として現れてしまう。
バイポーラは-2mV/℃の温度係数なので、わずか0.1℃の温度差で200μＶもの入力変動が発生する。これは回路全体の1/fノイズとして非常に大きな影響を及ぼします。
根本策はワンチップのデュアル素子を用いることですが、オーディオ初段用の1chip素子は入手が難しくなってきています。1chipではなくても２個入りのパッケージならかなり温度 マッチングは良好なので、2SK2145のような複合素子を使うのも次善の策。
「デュアル素子」と言っても、2SK240のようなリード型単体品を単にくっつけただけの物はリードからの熱流入で温度マッチングはあまり良くなく、使用上の注意が必要。
２素子をペアにして温度係数を打ち消す場合は、
・素子同士を密着させて銅箔テープで巻くなどで熱結合し、温度を均一化する
・風が当たらないように、リードも含めて２素子全体を囲う（CAPを被せる、ケースに入れる等）
・周囲に温度勾配が発生しないように、熱源や通風部から離す
・リードの配線も熱勾配要因なので、温度の高い部品からの配線は熱が伝わらないように配慮
・熱容量が大きいほど1/fノイズが減るので、素子のリードは長いまま残し、熱的なﾊﾞｯﾌｧ効果を持たせる
これらの配慮が欠けていると、電源ＯＮ直後に大きなドリフトが発生したり、ﾋｰﾄｼﾝｸからの風でＤＣのふらつきが大きくなったりする場合があります。複合素子を使っていてもパターンの熱勾配が大きいとchip上に温度差を発生しやすい。
さらに素子の自己発熱も変動要因なので、
・発熱量を減らすため、初段石にむやみに高電圧を掛けない（カスコードで10Ｖ以下に抑える）
・ダイヤモンド回路の２段目など高電圧を掛ける場合は熱容量の大きな素子を使う
・ペアとなる素子の発熱量（又は温度上昇値）はなるべく同一値に揃える
等の配慮も必要。
● 自己発熱による熱暴走
１、差動回路の熱暴走
十分な量のDC帰還が掛かっていれば、差動の電流ﾊﾞﾗﾝｽが少し変化してもNFBにより強制的に戻されるので問題とはなりにくい。しかし、NFB量が小さい場合には電流ﾊﾞﾗﾝｽの変化による自己発熱で熱暴走が発生する場合もある。
最も暴走しやすいのは右図のようなトランス負荷のＰＰで、共通エミッタ電流を定電流回路でIee(A)に固定していてもエミッタインピーダンスはRee=4*26m/Ieeであり、Vbe変化に対してＩｃ変化は⊿Ｉｃ=⊿Vbe/Reeになる。
発熱量ＰｃはIc*Vccなので発熱量変化は⊿Pc=Vcc*⊿Vbe/Reeとなり、この発熱変化による温度変化がVbeに与える影響が最初のVbe変化の値より大きいと熱暴走が発生する。
例としてIee=100mA, Vcc=25V, Q1,Q2のθja=20℃/Wの場合は、
Ree=4*26m/Iee=1.04
Vbeの1mV変化に対してＩｃ変化は⊿Ｉｃ=1m/1.04≒1mA、
⊿Pc=Vcc*⊿Ｉｃ=25mW、⊿T=⊿Pc*θja=0.5℃、
Ｔｒの温度係数は2mV/℃でQ1,Q2それぞれが逆方向へ変化するので⊿TによるVbe変化は合計で2mVとなり、元の変化量の２倍なので暴走する。
熱暴走を止める（ループゲインを0.5以下にする）には、
・Q1,Q2を熱結合して相互間の熱抵抗θj-jを5℃/W以下にする
・エミッタにRe=2.2Ω*2を挿入してエミッタｲﾝﾋﾟｰﾀﾞﾝｽを上げる
・電源電圧を下げるか、アイドリングを減らして定常発熱を下げる
が有効である。
以上の考え方は普通の差動回路でも全く同じであり、Pcmaxが小さい(θjaが大)小信号用Trに高電圧を印加するとDC的な帰還が掛かっていないと容易に熱的ループゲインが１を超えて暴走してしまう。
差動回路を抵抗負荷として、バランス時にVcc/2の電圧降下を生じる値に設定すると、電流が変化しても差動のＴｒの発熱量を同一に保つことが出来る。（Ic増加とVce減少が補ってPcの値が常に同じになる）
差動のエミッタ抵抗を小さくして電流を大きく取る場合は、このような配慮をすると振幅時の熱的な歪発生を減らせる。
２、Ｅ接地（又はソース接地）のアイドリング暴走
熱暴走係数=1/(1-Gth)：熱変動のループゲイン=Gthとする：の考え方は差動の時と同様。
ＥフォロワのSEPP出力段もアイドリングに関してはＥ接地と同じであり、エミッタ抵抗を入れないでVccに高電圧を掛けると外部温度補償では熱的フィードバックの遅れで熱暴走の恐れがある。
例：θjc=1.2+0.5℃/WでVcc=60Vでは１Ａで102℃上がり⊿Vbe=200mVなので
エミッタｲﾝﾋﾟｰﾀﾞﾝｽが0.2Ω以下となるｱｲﾄﾞﾘﾝｸﾞ130mAを超えると暴走を始める。
エミッタ抵抗0.22Ωを入れればとりあえず暴走は止まるので、外部温度補償のフィードバックで間に合う。
Ｅ接地の電圧増幅段では、信号源ｲﾝﾋﾟｰﾀﾞﾝｽが高い時はhFEの温度係数（+0.5%/℃）が主となり、熱暴走は発生しにくい。前段がフォロワで低ｲﾝﾋﾟｰﾀﾞﾝｽ駆動時では負荷ｲﾝﾋﾟｰﾀﾞﾝｽで暴走係数が決まり、通常はゲインを得る為に負荷ｲﾝﾋﾟｰﾀﾞﾝｽは高いので暴走の恐れはない。（念の為、最悪時の温度安定性は検証しておくべきである。）
３、多数パラ接続時の局部熱暴走
出力石を多数（４個以上）パラにした場合は、１個当たりの損失は十分許容範囲内であっても、何らかの原因で電流にアンバランスが生じた時に局部熱暴走が発生する場合がある。
熱暴走係数の計算は１個のSEPP出力段の時と同じであるが、アンバランス分は温度補償で補正されないので暴走がなくても単体の熱的ループゲインはReを大きめにして0.3以下とすべき。（Tjmaxに対して余裕がなくなるのを防止）
チップ面積が大きなパワーＴｒでは、１個のチップ内部でも同様な局部熱暴走が発生し「２次破壊」と呼ばれる。
Vceに高電圧を掛けて電流を上げるとエミッタｲﾝﾋﾟｰﾀﾞﾝｽ低下で局部熱暴走するので、高耐圧のＴｒではエミッタ領域の抵抗値を上げて電流集中を防ぐ必要がある。（ON抵抗を小さくしたい低飽和型のパワーＴｒではエミッタ領域も低抵抗にするので２次破壊に対する耐量がなく、わずか10Ｖで２次破壊領域に入る物もある。）
Mos-FETも初期の品種は２次破壊が発生しない（ASOが高電圧領域でも広い）事が謳われていたが、最近のスイッチング用途の品種では高gmの為に２次破壊が発生し、アナログアンプには使えない物が多い。
４、漏れや損失の温度係数による熱暴走
大昔のGeトランジスタではIceoが非常に大きくてTjmaxも低いためにIceo由来の熱暴走が大きな問題だった。現在の素子で漏れ電流による熱暴走があるのはｼｮｯﾄｷｰﾊﾞﾘｱDiのみである。
暴走させないためには放熱条件を整えてTjを低く抑え、印加電圧に対しその温度での最大漏れ電流による発熱が加算されても許容できる品種を選択する。
スイッチング方式のアンプでは素子のON抵抗の温度係数が暴走を招く恐れがある。特にMos-FETのON抵抗は右図のように高温ではほぼ倍増するので、放熱設計はTjmaxでのON抵抗を基準にして計算しなければならない。