出力にバイポーラの２段ダーリントン、初段にバイポーラの差動を使ったシンプルなアンプでの検討で、部品数は少なくても十分低い歪み率は得られることは分かりましたが、最大スルーレートの向上と大出力時の歪み増加の対策が残っていました。
そこで、初段に高gmのFETを使って十分な電流を流し、出力にもMOS-FETを使って大出力時の急な歪み増加を抑えた設計例がこれです。低域ゲインを十分に取って歪みも抑えています。
出力MOSのドライブには、同じくMOSの古い日立の石を使いましたが、オーディオ用として使用するだけならプリドライブ用の100mAクラスのNPN/PNPでも十分です。
ただ、１MHzまでフルスイングするには300mA近いドライブ電流が必要で、三洋のCRT-drive用の高速石を使うことも考えましたが、実験過程で発振させたときの頑丈さを買ってJ76/K213を起用しています。
高耐圧MOSの頑丈さはバイポーラの比ではなく、うっかりショートしたり高周波で発振させたりしても熱的に破壊するまで耐えてくれます。（バイポーラでは発振時にASOを超えて破壊することがあり、電源ＯＮのまま位相補正Ｃをいじったり出来るので検討が早く進む。）
電圧増幅段のアイドリングを増強することで比較的簡単に1MHzのパワーバンド幅が得られたので、
複雑なドライブ段を使った昨年末の設計案はとりあえずお倉入りです。
回路的なポイントは、
・初段は耐圧不足なのでカスコードは必須。（実際には50V掛けても降伏はしませんでしたが、ゲート漏れを考えると10V以上は掛けたくない）共通ソースに余分な電流が流れ込むとS/Nが劣化するのでカスコードのベース電圧生成にもう１石追加。
・電圧増幅段（２段目）もカスコード構成。バイポーラアンプの時のようなエミッタフォロワ駆動とも比較しましたが、同じ石数を使うならこの方が高性能で、クリップ時の保護もA933の飽和で追加部品なしでＯＫ。A933は中耐圧の汎用PNPですが、Vce=1.0V付近で20mAの電流で使うので、ここに120V耐圧のAF用(A872A,A970,A1191等)は不向きです。手持ちでft、hfeの高い品種から選択。
・電圧増幅段には12mAと非常に大きなアイドリングを流して、高速で大振幅時に要求されるドライブ段の入力電流に対応。3mAでも300kHz程度までは十分フルスイング可能ですが、1MHzを狙うとさすがに電流不足です。
・アイドリングの温度補償はMLE20/MJD20の8Ω100Wとほぼ同じですが、極端に動作電流を減らし電圧を生成するだけにしています。（ドライブ石の低域負荷を軽くするため）
バイアス電圧の両端（出力石の上下ゲート）からＰＰドライブすると、高周波でゲート駆動電流が増加時にバイアスが変わってしまうのですが、SEPPの１点にドライブ電流を集めてからゲートに接続すると、バイアス回路にＤＣ成分が流れないのでこの欠点を回避できます。MOS出力の大きなバイアス電圧(±4.1V必要）でのドライブ段の電圧ロスをゼロに出来るのも利点。
・NFB抵抗は100Ω/2.7kΩで29dBゲインと前回の26dBから+3dB増加し、1.0Vrmsでフルパワー設定。複雑なＮＦＢのネットワークは、出力段の大きな入力容量に影響されない為ですが、以下に説明必要でしょう。
全体のＮＦＢネットワークの高域等価回路です。・初段gm1は約20ms (at2.5mA/K240)
・２段目gm2は約14ms（68Ω込みのｴﾐｯﾀｲﾝﾋﾟｰﾀﾞﾝｽ）
・初段負荷の100pFx2と750Ωが局部帰還型の２次位相補正。gm1との組み合わせで、1.1MHzまでは２次でゲインが降下、それ以上は１次でゲイン下がり、28倍時のゲインクロスが2.4MHz。
・出力バッファ（２パラの出力段）の大きな入力容量にひきずられてﾄﾞﾗｲﾌﾞ段（J76/K213）も道連れにならないように、82Ωで分離を図る。回路上は56Ωが付いているが、ﾄﾞﾗｲﾌﾞMOSの出力抵抗と出力MOSのゲート内蔵抵抗：60Ω/4を含めてこの位。これにより出力段は1MHz強に１次のポールが発生。
・ﾄﾞﾗｲﾌﾞ段は82Ωによって高域で過負荷にならず、明確なポールを持たない
・ﾄﾞﾗｲﾌﾞ段の入力ｲﾝﾋﾟｰﾀﾞﾝｽは、1MHz以下では12pF(MOS+電圧段のCob)の容量性、それ以上では２次で低下するが82Ωの効果で4MHz以上では60pF程度の容量性に戻る。（10MHzで300Ω位）
・ﾄﾞﾗｲﾌﾞ段の入力（Ｂ点）と出力（Ａ点）の位相差が10MHz以上まで大きくならないので、２次位相補正のリターンを電圧段の出力Ｂではなく、バッファ後のＡ点に取ることが可能になり、電圧段の位相補正Ｃ充電電流の負担が軽減される。（100pFに250V/usの最大ＳＲだと、25mAの充電電流が必要だが、バッファ後から取れば電圧増幅段のアイドリングを25mAにしなくて済む。）
この回路での1kHzの出力ー歪み特性を示します。（雑音のBW=10kHzにて）
細い黒線は、以前のバイポーラ２段ダーリントン（図には４Ωとあるが、８Ωが正しい）で、大出力時のPNP側のHfe低下による歪みの急増が目立っています。赤い線が今回のＭＯＳ出力アンプで、４Ωでも大出力まで歪みの急増がありません。
歪み波形を見ると、+20dBV以上では電圧増幅段の歪み（ﾄﾞﾗｲﾌﾞMOSのCrss非直線性？）が主で、出力段のクロスオーバー歪みはほとんど隠れています。
青い線は、NFBネットワークの3.3kΩを削除した時のデータで、出力段のクロスオーバー歪みに対するＮＦＢ量が不足するので、-100dB程度の歪み率になってしまいます。
２次位相補正のオーバーシュートを補正するためにＮＦＢの進み補償を1.1MHzとすると、1kHzの３次高調波に対する出力段のＮＦＢ量は約50dBしか取れず、この程度の値になります。3.3kΩを追加してオーディオ帯域ではクロスオーバー歪みを含むﾄﾞﾗｲﾌﾞ入力波形をＮＦＢに入れない事で、改善しているのです。
なお、比較対称のバイポーラ出力アンプはゲインが26dBで今回の29dBとは約3dBのゲイン差がありますので、同じ出力で今回の方がわずかにノイズが小さい（残留ノイズはBW=10kHz時に9.4μV）と言う事は、入力換算では3dB以上改善されている事になります。
入力換算で0.336μVは抵抗の熱雑音で700Ωに相当し、信号源の300ΩとNFB抵抗の100Ωを差し引くとアンプ内部のノイズは300Ω抵抗の熱雑音と等しい計算です。
ここまで来ると信号源の熱雑音が測定限界の大きな要因となり、もっとハイパワー（600Ω負荷を10Vまで直接駆動可）の歪み率-130dB以下の発振器が必要となってきます。
：1/10に分圧すれば、信号源抵抗を60Ωに下げられるのでその分ノイズが減る。
写真は、100kHz,1.0Vp-pの小振幅方形波応答波形です。（10:1のプローブを入れているので、オシロの管面表示は200mV/Div）-3dBカットオフは1.2MHzで、２次補正によるオーバーシュートが出ていますが、NFBの進み補償によるキャンセルでその量はわずかです。
実は、最初にオーバーシュートがほぼゼロになる定数の組み合わせを電圧増幅段の局部帰還（２次補正部分）を47pF+47pFで設定して回路シュミレータで選んだのですが、現実の回路ではどうしても47pFでは安定せず100pF+100pFにせざるを得なかったのでこうなってしまいました。
出力とﾄﾞﾗｲﾌﾞのMOS-FETのSPICEパラメータを正確に入力すれば、きちんとシミュレーション出来るのでしょうが、ちょっと面倒臭いです。
（2010.7.26 追記）：改めてシミュレーションで確認した結果、NFBの150pFに直列に入っている1kΩの値を2.2kΩにすれば、オーバーシュートはほぼキャンセルできる事が分かりました。
なお、出力MOSの入力容量は非常に大きく変化します。（大電流時にはGmが大きくなるのでCiss分が1/GmRLで減少、飽和直前にはCrssが急増）
回路図の出力MOSのゲートにぶら下がっている430pFは、この変化に対して系の安定性を保つために挿入しています。
最後に大振幅特性、400kHz,50Vp-pの方形波応答です。
この状態でスルーレートは立上りが250V/us、立下がりが200V/usで、入力振幅を大きくすればまだ早くなります。（プリドライブの電流を12mAも流しているので、少し余裕がある）
もっと余裕で1MHzのフルスイングを楽々と振れるかと期待したのですが、飽和直前になるとMOS出力のCrssが急増し、方形波入力による初段の飽和時間（過振幅による気絶現象）も長くなり、オーバーシュートも含めて波形乱れがひどくなるので100%のフルパワーバンド幅を実現するのは非常に困難です。
最初に電圧段のアイドリングを6mA設定時は500kHzまではフルスイング出来ましたが、それ以上の周波数では後段のＳＲ制限で初段の気絶時間が増えすぎ、1MHz入力で4Ω100W以上の振幅では出力にＤＣが発生する状態でした。
電流を増加して正負のＳＲ限界に余裕を持たせることで、飽和直前の大振幅状態でもＤＣバランスを保ち、1MHz入力で出力を飽和させても何とか系の安定を保つ事ができました。
最終的に、1MHzで100%のフルパワー（4Ω200W,80Vp-p）は出ませんが、パワーバンド幅を謳える50%出力：4Ω100W（60Vp-p）は余裕を持ってスイング可能です。
ファンで空冷すれば、ＡＭのリニア送信機にも使えそうです。
これ以上の帯域幅を持たせるには、出力段ドライブ電流の削減と電圧増幅段の最大出力電流増強の両方が必要です。Ａ級動作では電流出力がアイドリングで制限されるので、もっと高速化をするには電圧段構成もＢクラスＰＰ動作とするべき。（2010.7.18 UP）
ここのテーマが１MHzフルスイングなので、電圧増幅段にかなり無理な電流を流した設計になってしまいましたが、差動初段のこの構成では、定電流12mAを設定しているツェナーHZ3LLを赤LED（Vf=1.7V）に変更して電流を5.5mAにし、A1144/C2704の放熱板を削除した設計が無難な（バランスの良い）所です。
この方が出力のＯＮ抵抗が高いP-ch側のドライブ電圧が高く取れ、クリップレベルが１Ｖ近く改善されますし、1MHzは無理でも500kHzまでは問題なくフルパワー出せる高速性も持っています。（スルーレートの上昇率は初段の電流で決まるので、5.5mAにしても200V/μsの最大ＳＲは維持している。）
使用しているトランジスタの数も比較的少なく、超ローノイズで0.0001%を切る低歪み率、400kHzの大振幅方形波もちゃんと通る高速性とNFBネットワークで出力段を切り放すことによる安定性も兼ね備え、世間で「新※※方式による高性能」などと謳っている大メーカー製の複雑な構成の最新アンプに負けない性能を古典的な回路構成でも実現できる事が分かりました。（2010.7.26 追記）
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