【最初はトランジスタで実験開始】
構想ではＭＯＳの出力段を予定していますが、温度補償がシビアでカットアンドトライを繰り返して調整するのが面倒なので、とりあえずバイアス温度補償回路内蔵のダーリントントランジスタ（サンケンのSAP15N/SAP15P：同じチップ上にバイアス素子を集積しているため一度調整すると±２０％位の範囲でアイドリングが安定する）を使って簡単に実験を始めました。
回路はこんな感じ →
・ダーリントンの出力段は、22Ω抵抗でアイドリングを
120mAに設定（内蔵のエミッタ抵抗は0.22Ω）
・初段のＶce電圧を確保するためにＬＥＤでレベルシフトを追加
・出力段の電源は8Ω100Wステレオ用のトランス40Vを整流し、
10,000uF平滑コンデンサを通して供給。
・±１２Ｖは実験用の定電圧電源を使用
ジャンク箱から適当に部品をかき集めて、空中配線で動作させます。部品数が少ないので、こんなに簡単に実験が始められます。
ミノムシクリップは±１２Ｖ電源。
＋側の電圧を微調整して出力のオフセットを合わせます
（抵抗を変えるのは面倒なので）
さて、どの程度の性能が出るか（そもそもちゃんと動くか）、ドキドキします。
まずは１ｋＨｚの歪み率特性を取ります。
グラフの細い黒線はＮＦＢ（負帰還）もＰＦＢ（正帰還）も掛けない裸の特性です。
・裸ゲインは+21.4dB、残留ノイズは-68dBV(0.4mV)でハムが主成分
→12V電源のリプルが原因なので、リプルフィルタを追加し-80dB(0.1mV)に改善
・このままでも一応、8Ω100W (出力電圧+29dBV) は出る
・歪みは出力段のクロスオーバー歪みで、8Ω0.25W(+3dBV) 以上では数％
・0dBV (0.1W) 以下ではアイドリングのＡ級範囲なので歪みは低下
・ドリフトは非常に悪い。出力段のVbe温度特性が正帰還の働きをするので放っておくとどんどんゼロ点がずれていきます。
ゼロ点は手で補正するとして、とにかくＮＦＢとＰＦＢの抵抗（100kと6.8k）を配線して、様子を見ます。
おお！ びっくりするほど歪みが下がっています。微調整しなくても１Ｗ時の歪みは0.1%を軽く切ります。これはすごい。4.7kΩの値を調整すると0.01%まで下がりました。
ところが、ＮＦＢを掛けてもドリフトは大きく残っています。このままでは実用になりませんので何らかの対策を講じる必要があります。
無帰還の状態では、ドリフトの最大要因は出力段Vbeの温度変化（-2mV/℃が２段なのでチップ温度が50℃上がると200mVのドリフトが発生し、これがゲイン倍されて出力に現われる）ですが、ＰＦＢを掛けた状態ではドライブ点（4.7kΩ接続点）の変化はキャンセルされ、ドライブ用エミッタフォロワとレベルシフト用のＬＥＤの温度係数が残ります。（入力段のVbe変化はダイオードで補償）
これがやはり１０倍されて出力に現われるので、ドリフトが出てしまいます。何とかしなければいけないので、対策を考えてみました。
・ＰＦＢを返すポイントをレベルシフトの前から取り、この温度変化をキャンセル
・負電源から初段エミッタの電流を決めている12kΩにDiを挿入し、ドライブ用エミッタフォロワ石のVbe温度変化を打ち消す
・ドライブ石を200mWのC3113から600mWのC3068に変更し、温度上昇の絶対値を軽減
・電源電圧を１２Ｖから７Ｖまで下げ、ドライブ石の温度上昇をさらに抑える
（電圧が下がるのでレベルシフト用のLEDは普通のDiに変更）
・マイナス側に出力段をドライブする能力が低下するので、定電流のK30A GR(3mA)に変更
・初段の電流を決めている抵抗と、初段コレクタ負荷、ＰＦＢの抵抗を同一の値とする（理由は後で説明）
こうして電源±７Ｖで定数を再設定したのが次の回路図で、これを基本回路とします。
初段コレクタ負荷抵抗の4.7kΩを微調整して歪率を測定したのが上の青い線で示すカーブです。
・仕上がりゲインは+20.4dB
・出力残留ノイズは-86dBV (50μV at BW=10kHz)
１Ｗ以下では0.01%を切っていますが、それ以上では２次歪みが増加し、無帰還との差（PFBによる改善効果）は40dB程度。
歪み成分を観測すると、無帰還時に見られなかった２次歪みが多量に発生しています。
原因は、初段の電流振幅が大きい為に、Vbeの変化分が２次歪みとしてゲイン倍されて出力に現われるためです。（回路シミュレータではこれほど大きな歪みは出ないのだが・・）
対策方法は初段の振幅比率を下げることで、出力段のスイングに必要な電圧振幅は一定なので、＋７Ｖ電源の電圧を上げれば単純に振幅比率は下がります。
但し、ドライブ石の温度上昇が増えることになりますので、－７Ｖ側の温度補償Diをドライブ石に熱結合すると効果的にドリフトを軽減できます。
また、出力段のエミッタ抵抗0.22Ωに0.22Ωを並列に追加し、ドライブに必要な電圧振幅を下げることも歪み低減に大きな効果があります。
以上より、
・±７Ｖを１６Ｖに上げる
・0.22Ωを出力段の石に並列に追加し、アイドリングを200mAに増加
・K30Aの定電流は削除し、3.3kΩ抵抗に戻す
の変更後に測定した歪み率が、上の図の赤いカーブです。
非常に良好な特性を示し、出力10Ｗ付近では-90dB(0.003%)をマークしました。
ノンクリップ出力は150Ｗ／8Ωで、モノラルで使う分には使ったトランスは100Ｗに対し余裕があります。
こんなにシンプルな回路でも、十分な特性は出せるのですね。
ここで、「初段の電流を決めている抵抗と、初段コレクタ負荷、PFBの抵抗を同一の値とする」意味について解説します。（±７Ｖ時）
・初段電流は-7VからDiの0.6Vを引いた6.4Vが4.7kΩに加わり、1.36mA
・PFB電圧がゼロ時は初段Vceは+7V-6.4V=0.6V (1.36mA*4.7kΩ=6.4V)で、ドライブ石のVbeと同じなので
上下の4.7kΩが同一の値であれば、上下の電流はバランスする。
・初段のエミッタ電流を減少させてPFB電圧が正に振れた場合、減少分をiとして初段コレクタ電圧変化はix4.7k、
PFBの4.7kから初段に流れ込む電流は(ix4.7k)/4.7k となり、常にiと等しい。
→つまり初段の電流振幅は常にPFBにより打ち消され、入力の電流加算ポイントには流れない。
・ドライブ石のエミッタフォロワのVbe温度変化は、３個の4.7kΩが同一値であれば-7V側のDiの0.6V温度係数で打ち消し合う。
（下側のDiの0.6V温度係数による電流変化とドライブ石のVbe温度係数による電流変化が同一になる）
これは、ＰＦＢによる出力段の駆動電圧発生や温度による上下の電流変化に対し、初段エミッタの入力電流加算ポイントには
全く影響がない事を示しています。
よって、理想的には10kΩからの入力信号は全てNFBの100kΩに流れ、正確に20dBの増幅動作をする事が出来ます。
・8Ω12W(+20dBV)での1kHz歪み波形（0.003%）の写真歪みは90dB UP (BW=10kHz)、クロスオーバー付近にツノが出ている
温度補償用のダイオード等にヒートシンクの風が当たるとＤＣ変動が発生して1/fノイズが大きくなります。（息を吹きかけると波形がオシロから飛び出す）
オシロの歪み成分表示は0.3mV/Divですが、ダイオードが風で0.05℃の温度変化を生じると、それだけで0.1mVのＤＣドリフトを発生し、出力には2mVの変動が現われます。（4.7kΩと100kΩで20倍のゲイン）
製作する場合は、半導体部品に直接風が当たらないようにし、素子の温度変化を極力小さくするべきでしょう。
・1kHzクリップ時の波形（表示は20V/Div）クリップレベルより約3dB大きい入力を入れた時の波形です。
±４８Ｖ程度でクリップしています。良く見ると回復に10μs程度掛かっており、出力ダーリントントランジスタの飽和からの回復が遅いようです。
周波数を10kHzより上げると、飽和からの回復が追い付かずに波形がかなりひどいことになりますが、それでも破壊はしませんでした。
・100kHz小振幅での方形波応答（オシロのBW=10MHz）出力振幅は±１Ｖ(2Vp-p)、画面の縦は0.5V/Div, 横は2μs/Div。
非常に素直な特性ですが、NFBの100kΩに3pFをパラに入れる前は約1MHzに5dBのピークがありました。（Ｃは1.5pFで十分なのですが、そんな小さな値はなかった）
3pF追加により、総合周波数特性の-3dBポイントは約500kHzです。
８Ωに0.047μFのＣ負荷を並列にしても、配線のインダクタンスとの共振で軽いリンギングが出るだけで、発振する恐れはありませんでした。
・100kHz大振幅での方形波応答出力振幅は±20Ｖ(40Vp-p)、画面の縦は10V/Div, 横は2μs/Div。
立ち上がり／立ち下がりは0.7μs程度で、最大スルーレートは100V/μs近く出ています。
飽和させなければ、実際に400kHz近くまでフルスイング可能でした。エミッタフォロワ１発のドライブにしては十分すぎる高速性です。
立ち下がり（ＮＰＮ側がＯＮ時）では素直に応答しますが、立ち上がり（ＰＮＰ側がＯＮ時）では波形が２段になって変化しています。これは、出力段のドライブが片側からのエミッタフォロワの為で、＋側（ＮＰＮ）は強力に電流を流せるのに、－側（ＰＮＰ）は負電源からの抵抗で引く５ｍＡしか電流が流せないからです。
電圧変化が間に合わないためにＮＦＢでより強くドライブしようとしてエミッタフォロワがカットオフし、波形が追い付いた後もエミッタフォロワの回復が遅れてわずかにｵｰﾊﾞｰｼｭｰﾄのような行き過ぎが出るのです。
この現象はパルス入力での瞬時振幅変化が１０Ｖ以上の時に発生しますが、系が不安定になる事もないので対策は不要と思います。
これで、４石（出力のダーリントンＴｒを１石と数えて）の実用アンプの基本回路が完成したわけですが、
実際に実用品として完成させるには、電源回路を作り、ケースに入れて入出力端子を配線する他にも、
・ショート保護回路（そのままでは誤って出力をショートすると壊れる恐れあり）
・さらなる温度ドリフト低減（対策後でもまだ±200mV程度のドリフトがある）
・電源ON/OFF時のPOP音対策（±16Vには強力なリプル除去が必要なので、どうしてもＯＮ時の立上りが遅れる）
の検討が必要となります。
具体的には、ショート保護とPOP音対策の為に電流制限回路と出力リレーの追加、ドリフト対策のためにＤＣサーボの導入（単にＡＣ結合にしただけでは不十分）が常識的なところ。（以上、2009/12/11 - 12/17 に基本回路の検討を完了。）
次は、いよいよ本題のMOS-FET出力段の場合の検討です。（続く）
最初の構想の回路をそのまま再掲します。
先の実験結果から直したい点もありますが、まずはこのままの回路で実際にどれだけの性能が出ているか、そして問題点は何かを確認します。
・アイドリング200mA設定では、使ったK971/J172は Vgs=1.7Vで、バイアス電圧発生回路の2.7kΩは約900Ωに変更。（LEDは赤色でVf=1.7V）
・出力段の電源はAC19V×2を整流し、30,000uF平滑Ｃを通して供給。25Vより低め
・±12Vは実験用の定電圧電源を使用
・３個のC1815はＢＬランクを使用
・出力MOSの温度補償は、C1815を直接MOSのチップ上部モールドに密着させる
まずはこの状態で１ｋＨｚの歪み率特性を見ます。
グラフの青い線は負荷抵抗が８Ω時の調整後の特性です。
かなり良い値ですが、負荷を４Ωにすると（細い黒ライン）急に悪くなります。
ゲインが半分になると共にドライブに必要な振幅も倍になるためで、初段負荷の4.7kΩを調整してもこれ以上下がらず、対策が必要です。
その他、動作を確認した結果は
・このままでも一応、アイドリングは安定している。
・クリップレベルは4Ω50W (出力電圧+23dBV) ぎりぎり。
・残留歪みは２次成分が多い。波形は滑らかで尖ったピークはない。
・初段C1815のVbeがかなり高く、Diの電圧が足りず入力端子(IN)にDCが
-50mV出ている
・クリップ寸前では初段C1815のVceは0.3Vぎりぎりでスイング余裕がない。
・ドリフトは１Ｖ以上あり、やはり非常に悪い。何か対策をしないと
このままではダメです。
・周波数特性は360kHzで-3dBで、高域は伸びていない。
位相補正なしで容量負荷にも安定です。
さて、具体的な対策は後で説明するとして、改良後の歪み特性（４Ω負荷）をグラフに赤い線で示します。
・４Ω負荷でも0.002%を切る所まで歪みは低下。（８Ω負荷ではさらに10dB程度歪みは小さくなる。）
・出力残留ノイズは-87dBV (45μV at BW=10kHz)
これなら、十分な性能です。ドリフトも解決できました。
【回路の対策内容】
様々な改善点を織り込んだのが右の回路です。ずいぶんとＣＲの数が増え、６石アンプとなってしまいましたが、増幅を担っているのは相変わらず４石のみ。以下にポイントを説明します。
・ＤＣサーボ回路の追加
初段のベースバイアスに、K30AによるＤＣサーボを入れました。10MΩと1uFで出力のＤＣ成分をフィードバックしてゼロ点を常に一定になるように制御します。K30AはRランク（ピンチオフ電圧が0.8V以下）を使い、ゲートがゼロバイアスでちょうど初段のベース電位が0.6V付近になるように、47kΩの値を設定します。
そのままでは初段のベースインピーダンスが高くなってノイズが増加するので、1uFでGNDに落としました。この回路追加で、電源ＯＮから温度が上がっても出力電位はふらつかなくなり、ドリフトは10mV以下に納まっています。
・電源電圧の増加
初段C3113の電流変化率を下げるために±22Vまで上げました。これでドライブに±２Ｖ振っても初段の電流変化は±10%で済み、２次歪みの発生も1/4に減少します。電源電圧が上がったので、電流を合わせる為に負荷抵抗の値も変更。
初段負荷抵抗の10kΩ+"α"の値は、"220Ω"程度で最小歪みが得られました。
・PFBを戻すポイントの変更
前回の検討で解析したように、ドライブ石D756のエミッタから帰還するようにしてPFBの精度を上げます。なお、D756を採用したのは、なるべくHFEが高く(Dランクで400-800)、コレクタ損失(750mW)に余裕があってCobの小さい素子を選んだ為。
・出力ソース抵抗を小さく
0.22Ωから0.1Ωにして、大出力時のドライブに必要なスイング電圧を小さくし、歪みを低下。
アイドリングの安定性が下がるので、温度補正の石をVbeの小さなC3113にして補償係数を若干大きくします。これでアイドリングの変動は+30%/-20%程度に納まります。
・レベルシフトDiの追加
クリップ寸前まで初段のVceが１Ｖを切らないために、電圧を調整。
・PFBに位相補正ＣＲを追加
最初に歪みがPFBを掛けても下がり切らなかったのは、出力MOSの入力容量が大きい為にエミッタフォロワの入力インピーダンスまでもが負荷容量の1/hfeの容量性となり、打ち消しの位相が合わなくなる為です。（オシロで歪み波形を見ると、位相が90゜ずれた２次高調波が残っている）
K971とJ172のCiss合計は2,000pF程度ですが、出力段でゲインを得ているのでCrssがゲイン倍（ミラー容量）されて加わり、合計7,500pF程度になっているようです。
これを打ち消すために、PFB抵抗の10kΩとパラに15pF（7,500pFの1/500）を挿入します。15pF単独ですと高域でのゲイン上昇で発振しやすくなるので、直列に100kΩを入れて100kHz以上ではゲイン上昇を抑え、安定性を確保します。
（なお、この15pFの値は、ドライブ石のhfeや出力MOSの容量、ＧＭの値によって最適値が変化するので、歪みが最小になるように微調整する必要があります。）
・NFBに位相補正3pFを追加
PFBに位相補正を入れる前は高域はなだらかに低下していたのですが、高域までゲインが低下しなくなったので方形波応答に５％程のオーバーシュートが出ます。このオーバーシュートは振幅が大きくなると増大する傾向が見られたので、容量負荷のドライブを楽にする意味で前と同様にNFBの100kΩと並列に3pFを挿入し、高域のカットオフを500kHz程度にします。
これで８Ωに0.047uFを入れても、オーバーシュートは配線のLC共振のみとなります。
・4Ω10W(+16dBV)での1kHz歪み波形（0.003%）の写真
歪みは90dB UP (BW=10kHz)、３次成分が主で、クロスオーバー付近のツノはほとんど見られない
MOS出力はGMが低いのでドライブの電圧スイングがやや大きくなるが、クロスオーバーでの電流変化も緩やかなので高次の歪み波形がなく、歪みを打ち消しやすい。
・1kHzクリップ時の波形（表示は10V/Div）クリップレベルより+2dB大きい入力を入れた時の波形です。
±21Ｖ程度でクリップしています。良く見ると回復に30μs程度掛かっており、入力のC3113の飽和からの回復が非常に遅いようです。
C3113はHFEがBランクで1200-3600と非常に大きく、ベース電流に起因するノイズが小さく出来るのですが、スイッチング速度は犠牲になっているのかも。
ここは普通のローノイズトランジスタ（C2546など）に変更する方が良いかも知れません。
マイナス側のクリップ時は回復は遅れていませんが、MOSのドライブ電圧が+16Vまで急上昇しており、ゲート耐圧は大丈夫なものの気になる所です。初段コレクタを6VのZDでGNDからクランプすればオーバースイングは抑えられます。
・100kHz小振幅での方形波応答（オシロのBW=10MHz）出力振幅は±１Ｖ(2Vp-p)、画面の縦は0.5V/Div, 横は2μs/Div。
ややうねりが見えますが、たくさんのＣを使って位相補正をしているのが原因と見られます。（周波数特性では、300kHzに1dBの盛り上がりが発生）
NFBの3pFにより、総合周波数特性の-3dBポイントは約500kHzです。
・100kHz大振幅での方形波応答出力振幅は±15Ｖ(30Vp-p)、画面の縦は5V/Div, 横は2μs/Div。
立ち上がり／立ち下がりは0.5μs程度で、最大スルーレートは70V/μsほど。
容量の大きな高GMのMOSをエミッタフォロワ１発でドライブしている割りには十分な高速性です。
立ち下がり／立ち上がりの波形の対象性は、P-ch側が単なる抵抗で引いている割りには良く揃っています。（もっとひどくなるかと心配していた。）
これはNFBの3pFでトータルの帯域を制限しているためで、これを削除してドライブ段の生の駆動能力が表に現われてくると、非対称性が出て来ます。
（以上、2009/12/19 - 12/23 に検討を実施。）
【高耐圧ＭＯＳ出力段での実験】
最後に、出力石をサンケンのMLE20/MJD20（150V20A150W,Ron<0.2Ω）にして、パワー段の電源を８Ω100W用にしてみました。
バイポーラのSAP15N/SAP15Pの時と、どの程度違いが出るかを見ます。
・アイドリング200mA設定では、使ったMLE20/MJD20は Vgs=4.2Vで、バイアス電圧発生回路の抵抗を変更して温度係数を調整。（電圧調整用のLEDは赤色と青色を直列ででVf=4.3V）
・ソースの抵抗は0.22Ωに上げ、出力MOSの温度補償はC3113を直接MOSのチップ上部モールドに密着させる。
これで、アイドリングをほぼ一定にキープできますが、出力段の電源電圧が高いのでパワーを出して急な発熱があると、温度の追従が１０秒ほど遅れます。最悪でも半分にはならないのでとりあえず良しとします。
・MOSのバイアスが大きいので、レベルシフトのDiは削除
・初段のC3113はC2856に変更（クリップ回復時間改善）これで回復時間は5μs程度になりました。
その他の定数は、前のK971/J172と同じでＯＫ。
１ｋＨｚの歪み率特性をこれまでの例と比較すると、グラフの赤い線が、負荷抵抗が８Ω時の調整後の特性です。
８Ωなので青で示すK971/J172（４Ω負荷）よりずっと下がるかと期待したのですが、出力MOSのGMが大きくないので、歪率が下がり切る前にドライブに必要な振幅で歪み増大ゾーンに入ってしまいます。
黒の細線で示すバイポーラダーリントン石では、小出力での歪みは下がり切らないのですが、エミッタ抵抗を0.11Ωと下げているので大出力時も急には歪みが劣化しません。
写真は省略しますが、歪み波形はK971/J172と同等、
クリップレベルは+30dBVちょうどで、P-chのMOSのON抵抗がやや高いようです。
小振幅での応答波形はK971/J172と同等、大振幅ではP-ch側のドライブ電流が不足し、最大SRが50V/μsでN-ch側の100V/μsに対して非対称となります。
2個パラ接続にして4Ω200Wアンプにしようと目論んでいたのですが、このままではドライブ電流が不足なのが明らかです。それでも100kHzフルスイングは可能なので、オーディオアンプとしては何等問題ないレベルでしょうか。
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