アンプの具体的な設計例

アンプの具体的な設計例
ここでは、具体的な設計例を元に、回路アイデアやその性能について紹介します。まだ構想段階が多いですが、製作後に実物の性能などに付いてデータを追加していく予定です。（注）回路については全て自分で考えた物ではありますが、登録も何もしていないのでこれが公表された時点で特許性のない「公知の技術」と見なされます。但し、調査はしていないのでもし同様な技術が先に特許申請されていればそれが優先されます。また、設計例はアイデア段階の物は動作するかについても未検証ですので、そのままでは使い物にならないと思われます。（検討の結果、大幅に変更が発生する可能性も大きい）実際に製作してみたい場合は、私自身の評価・検証が終わるまで待つか、御自分で工夫して実際に使える回路に仕上げる必要が有ります。１、超シンプル（４+1石）４Ω５０Ｗアンプ　公表日：2009-Dec-06 　※試作評価の結果、このままの回路では問題があります。評価結果を見て、改善点を確認必要。これは、上條さんのＤ－ＮＦＢ方式の回路を元に構成した設計例です。【設計のねらい】：「必要十分な性能を得られる最小限度のトランジスタ数を極める」→番外編として「２石アンプ」もあり。上條さんの回路では、増幅段に上下対象のプッシュプル（合計６石）を使って低歪み化を図っていますが、これはドライブ段をシングル構成とし、増幅には合計４石しか使っていません。（MOS-FETのバイアス調整に＋１石あるが、ダイオードと赤LED、抵抗で電圧と温度補償を調整すればバイアス用のC1815は省略できるはず。）入力、ＮＦＢ、ＰＦＢの信号を合成する場所（D-NFBでは全部別だが、この例では１点で電流加算している）のも大きな違いです。これは、基準となる動作点電位を固定し、信号の流れをシンプルにしようという考えに基付いています。・出力段にMOS-FETを使っているので、アイドリング電流が大きいほどｇｍが上り、ゲインが増える・To-220タイプのＰd＝４０Ｗmaxの小形の石(J172/K971)を使っているのは、小電流でもｇｍを大きくしたいため・実際に５０Ｗ出力を出すのはドレイン損失的に厳しく、放熱に注意が必要。　（フローティング電源を±２０Ｖ程度とすれば出力は４０Ｗに下がるが熱的には余裕が出る）・J200/K1529のようなＰｄの大きな石を使えばもっと大出力も可能【製作上のポイント】・±１２Ｖ電源はリプルを含まないように定電圧電源で供給・6.8kΩの値を調整して出力のオフセットをゼロに合わせる・初段エミッタに正帰還を掛けている4.7kΩを微調整して最小歪みに合わせる・2.7kΩの値を調整してアイドリングを0.2A程度にする・ＬＥＤは温度係数の調整の為、実際にアイドリング変動を見て赤(1.8V)／青(2.9V)か、単なる抵抗かを選択する【回路動作の説明】・出力段はソース接地で、ドレイン出力（いわゆる逆立ち型アンプ）。±２５Ｖ電源はフローティングで供給・初段はベース接地で、エミッタが入力とＮＦＢ（負帰還）とＰＦＢ（正帰還）の電流加算ポイント・入力の10kΩとＮＦＢの100kΩで２０ｄＢの仕上がりゲイン、位相反転するのでＳＰＫのプラスをＧＮＤ端子に接続する・反転アンプなので入力インピーダンスは１０ｋΩの抵抗そのもので、やや低い値となる・初段エミッタに正帰還を掛けている4.7kΩでほとんどのゲインを稼いでいる　（これがないと裸ゲインが20dBに満たず、出力インピーダンスは８Ω程度になってしまう）・初段エミッタ電位を０Ｖに合わせる為、ダイオード(D1)でベースバイアスを生成最終的な歪み率は１０Ｗ時に0.1％を切ればまあまあ。MOS-FETのｇｍバランスが良好であればもう一桁下がるかも。　→　試作評価結果を見るさらにこのタイプの構成を改良して、高性能化も図ってみました。　→　４石D-NFB型アンプの改善実験結果を見る２、出力にサンケンの複合ダーリントン（ＳＡＰ）を使用したシンプルアンプ　公表日：2009-Dec-06 　※試作評価の結果、このままの回路では問題があります。評価結果を見て、改善点を確認必要。【設計のねらい】：「高性能を維持しながら、部品点数を大幅に減らす」 SAP15N/SAP15Pは、バイアス回路とエミッタ抵抗まで内蔵した複合パワートランジスタで、パワー段の配線が非常にすっきりできます。初段とカレントミラーにも複合トランジスタを使い、トランジスタのパッケージ数は定電流も含めて８個、十分な性能を得ながら非常に小形に組み上げることが出来ます。【製作上のポイント】・初段の定電流（K373）の抵抗で初段gm=10msとなる0.55mAに電流を設定・出力段のアイドリング調整（100ΩＢ）は最終調整後に固定抵抗に置き換える・初段カレントミラー負荷の抵抗で入力ショート時のＤＣオフセットを調整・入力の１ＭΩを調整して入力ＯＰＥＮ時のＤＣオフセットを調整【回路動作の説明】・ＮＦＢの進み補償による２次位相補正（低域での十分なＮＦＢ）・電圧増幅段にダーリントンを採用し、カスコード回路なしで構成・バイポーラ入力を使いながら、ベース電流キャンセルでＤＣ結合可能・出力段入力の位相補正をブートストラップして低域ゲインを改善　→　試作評価結果を見る３、MOS-FETパラレル出力４Ω200Ｗ、１MHzフルスイング可能な低歪み広帯域アンプ　公表日：2009-Dec-06 　※現在基礎設計のみ。→代替設計で同等性能が実現できたので、あまりスマートでない、この回路での試作は中止：2010-July-18 【設計のねらい】：高スルーレートの出力段で高速応答と低歪みを両立やや回路が複雑すぎるかも。この定数でも狙った通りの動作をするのをシミュレーションで確認していますが、もっとシンプルな回路で性能が出せることが分かったのでアイデアのみに終わりました。【製作上のポイント】・MLE20/MJD20は、サンケン製の150WパワーMOS。ゲートバイアスが高く（４Ｖ近い）、ペア選別必須・温度補償はC3113をドレインリード根元に熱結合、ＺＤと合わせて温度係数を調整・初段カスコード電流源のK105には電流調整の為にソースに抵抗を挿入するが、この値を上下で調整してＤＣオフセットを合わせる【回路動作の説明】・出力石除く全段カスコードで高ゲインと高速化を両立・初段は電流帰還型で、位相補正の４７ｐＦをブートストラップする事で実質２次位相補正化・出力段は、低域では局部ＮＦＢによる０ｄＢ全帰還アンプで低歪み化・ＮＦＢ量が減る高域では、出力段は680p/1000pFを通して単なるエミッタフォロワ駆動・ＭＯＳのCrssを充電するのに必要な電流はカレントミラーで２倍になる・ＭＯＳのCissを充電するのに必要な電流は3900p/5600pFの部分帰還で主信号からキャンセル・ショート保護のＡ点、Ｂ点の逆導通を利用して500V/usを超えるスルーレートを阻止（過電流破壊防止）　→　代替設計での試作評価結果を見る４、4Ω200Ｗで10MHzのフルパワーを実現する超広帯域アンプ　　※設計のみ【設計のねらい】：１０ＭＨｚ帯域を実現するには？ 80Vp-pの振幅を10MHzでスイングするには最大2500V/usのスルーレートが必要。出力MOS-FETのCrssを充電するだけで１Ａの電流が流れ、ドライブ段の損失が半端でない。・ドライブ段の損失を軽減するため、ドライブ側の振幅が小さくて済む「逆立ち型」の出力段を採用。12V電源とする。・K3497/J618の２パラで４Ω200W出力に対応、10MHzフルパワー時のゲート駆動電流は約1Arms。・ドライブ段はK2013/J313で、電流定格的にはぎりぎり。放熱に注意必要。・初段はK170/J74(BL)のSEPP差動。アイドリング8mAで最大30mAの出力電流を得る。・電流を折り返すカレントミラーで電流をブーストし、±80mAピークの初段出力。・負荷条件（４Ωから無負荷、負荷容量10,000pFまで、信号源のｲﾝﾋﾟｰﾀﾞﾝｽ変化）が様々に変わっても安定にＮＦＢを掛けるために、多数の位相補正ＣＲを配置。10,000pFまでの純容量をダイレクトに繋いでも発振無し。【位相補正内容の解説】上の周波数特性のグラフは、４Ω負荷に対して並列に100pFから10,000pFまでのＣを並列に繋いだ場合のNFB後の総合ゲインである。負荷容量が0.01uF（10MHzでは1.6Ωのｲﾝﾋﾟｰﾀﾞﾝｽ）を超えると発振の恐れがある。大きな容量負荷をつないだ時は、ドライブ段と出力段の位相回転も含めるとこれだけで３次の位相遅れとなり、そのままではＮＦＢが掛けられない。対策として、・出力からドライブ段の手前に局部帰還（C7,C8）で位相をコントロール。　C7,C8の中点をR15でﾌﾞｰﾄｽﾄﾗｯﾌﾟすることで、低域でのゲイン低下を防止（２次補正）・出力段以外の部分の位相遅れは許されないので、C4,C5,C6による進み補償で20MHzまで補正。・以上で裸ゲインは3M-30MHzの領域で２次遅れ（180゜位相回転）になるので、NFB抵抗にC1(18pF) 　を挿入してこの部分で45-60゜の位相進みを発生させ、NFBを掛けられるようにする。つまり、NFBの進み補償で得た45゜の位相余裕がなくなるのが容量負荷10,000pF時ということ。これ以外に、・負荷の４Ωを解放したときに高域でゲインが上がってしまうのを防ぐため、C3,R18のダンピングを追加・信号源ｲﾝﾋﾟｰﾀﾞﾝｽ(R1)が500-数kΩに上昇したときに、特定の負荷条件の組合せで発振するのを防止　するため、入力端にC9(47pF)を挿入。 NFBの掛かる範囲が30MHz付近までになる時は、ここまでやらないと条件が変わるとすぐに発振してしまいます。この定数設定で、10MHzで4Ω200Wを出力可能ですが、初段はすでにクリップを始めていて目一杯の動作状態。容量負荷を1000pFまでに限定すれば、ドライブ段入力への局部帰還をやめて初段の負担を軽減することで 20MHzまでのフルパワー出力が可能となります。（ドライブ石は5A定格のMosに変更、その他位相補正は全面的に見直し）オーディオアンプとしての性能は、1kHzで0.001%程度で、「超」低歪みではありません。これは、初段のFETのドレイン電圧をブートストラップしていない為に、信号入力がそのまま初段Vgdの変動になるためです。（初段の歪みはNFBでは改善されない）帯域は十分に広いので10kHzでも歪みの劣化はあまりなく、100kHzでも低歪みを保ちます。入力容量が約100pFと大きいので、駆動する信号源は100Ω以下が望ましい。なお、当初の設計案は、検討内容が不十分だったのでページを分けました。
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ここでは、具体的な設計例を元に、回路アイデアやその性能について紹介します。まだ構想段階が多いですが、製作後に実物の性能などに付いてデータを追加していく予定です。
（注）
回路については全て自分で考えた物ではありますが、登録も何もしていないのでこれが公表された時点で特許性のない「公知の技術」と見なされます。但し、調査はしていないのでもし同様な技術が先に特許申請されていればそれが優先されます。
また、設計例はアイデア段階の物は動作するかについても未検証ですので、そのままでは使い物にならないと思われます。（検討の結果、大幅に変更が発生する可能性も大きい）実際に製作してみたい場合は、私自身の評価・検証が終わるまで待つか、御自分で工夫して実際に使える回路に仕上げる必要が有ります。

１、超シンプル（４+1石）４Ω５０Ｗアンプ　公表日：2009-Dec-06
　※試作評価の結果、このままの回路では問題があります。評価結果を見て、改善点を確認必要。

これは、上條さんのＤ－ＮＦＢ方式の回路を元に構成した設計例です。
【設計のねらい】：「必要十分な性能を得られる最小限度のトランジスタ数を極める」→番外編として「２石アンプ」もあり。

上條さんの回路では、増幅段に上下対象のプッシュプル（合計６石）を使って低歪み化を図っていますが、これはドライブ段をシングル構成とし、増幅には合計４石しか使っていません。（MOS-FETのバイアス調整に＋１石あるが、ダイオードと赤LED、抵抗で電圧と温度補償を調整すればバイアス用のC1815は省略できるはず。）
入力、ＮＦＢ、ＰＦＢの信号を合成する場所（D-NFBでは全部別だが、この例では１点で電流加算している）のも大きな違いです。これは、基準となる動作点電位を固定し、信号の流れをシンプルにしようという考えに基付いています。

・出力段にMOS-FETを使っているので、アイドリング電流が大きいほどｇｍが上り、ゲインが増える
・To-220タイプのＰd＝４０Ｗmaxの小形の石(J172/K971)を使っているのは、小電流でもｇｍを大きくしたいため
・実際に５０Ｗ出力を出すのはドレイン損失的に厳しく、放熱に注意が必要。
　（フローティング電源を±２０Ｖ程度とすれば出力は４０Ｗに下がるが熱的には余裕が出る）
・J200/K1529のようなＰｄの大きな石を使えばもっと大出力も可能

【製作上のポイント】
・±１２Ｖ電源はリプルを含まないように定電圧電源で供給
・6.8kΩの値を調整して出力のオフセットをゼロに合わせる
・初段エミッタに正帰還を掛けている4.7kΩを微調整して最小歪みに合わせる
・2.7kΩの値を調整してアイドリングを0.2A程度にする
・ＬＥＤは温度係数の調整の為、実際にアイドリング変動を見て赤(1.8V)／青(2.9V)か、単なる抵抗かを選択する

【回路動作の説明】
・出力段はソース接地で、ドレイン出力（いわゆる逆立ち型アンプ）。±２５Ｖ電源はフローティングで供給
・初段はベース接地で、エミッタが入力とＮＦＢ（負帰還）とＰＦＢ（正帰還）の電流加算ポイント
・入力の10kΩとＮＦＢの100kΩで２０ｄＢの仕上がりゲイン、位相反転するのでＳＰＫのプラスをＧＮＤ端子に接続する
・反転アンプなので入力インピーダンスは１０ｋΩの抵抗そのもので、やや低い値となる
・初段エミッタに正帰還を掛けている4.7kΩでほとんどのゲインを稼いでいる
　（これがないと裸ゲインが20dBに満たず、出力インピーダンスは８Ω程度になってしまう）
・初段エミッタ電位を０Ｖに合わせる為、ダイオード(D1)でベースバイアスを生成
最終的な歪み率は１０Ｗ時に0.1％を切ればまあまあ。MOS-FETのｇｍバランスが良好であればもう一桁下がるかも。

　→　試作評価結果を見る

さらにこのタイプの構成を改良して、高性能化も図ってみました。

　→　４石D-NFB型アンプの改善実験結果を見る

２、出力にサンケンの複合ダーリントン（ＳＡＰ）を使用したシンプルアンプ　公表日：2009-Dec-06
　※試作評価の結果、このままの回路では問題があります。評価結果を見て、改善点を確認必要。

【設計のねらい】：「高性能を維持しながら、部品点数を大幅に減らす」

SAP15N/SAP15Pは、バイアス回路とエミッタ抵抗まで内蔵した複合パワートランジスタで、パワー段の配線が非常にすっきりできます。初段とカレントミラーにも複合トランジスタを使い、トランジスタのパッケージ数は定電流も含めて８個、十分な性能を得ながら非常に小形に組み上げることが出来ます。

【製作上のポイント】
・初段の定電流（K373）の抵抗で初段gm=10msとなる0.55mAに電流を設定
・出力段のアイドリング調整（100ΩＢ）は最終調整後に固定抵抗に置き換える
・初段カレントミラー負荷の抵抗で入力ショート時のＤＣオフセットを調整
・入力の１ＭΩを調整して入力ＯＰＥＮ時のＤＣオフセットを調整

【回路動作の説明】
・ＮＦＢの進み補償による２次位相補正（低域での十分なＮＦＢ）
・電圧増幅段にダーリントンを採用し、カスコード回路なしで構成
・バイポーラ入力を使いながら、ベース電流キャンセルでＤＣ結合可能
・出力段入力の位相補正をブートストラップして低域ゲインを改善

　→　試作評価結果を見る

３、MOS-FETパラレル出力４Ω200Ｗ、１MHzフルスイング可能な低歪み広帯域アンプ　公表日：2009-Dec-06
　※現在基礎設計のみ。→代替設計で同等性能が実現できたので、あまりスマートでない、この回路での試作は中止：2010-July-18

【設計のねらい】：高スルーレートの出力段で高速応答と低歪みを両立

やや回路が複雑すぎるかも。この定数でも狙った通りの動作をするのをシミュレーションで確認していますが、もっとシンプルな回路で性能が出せることが分かったのでアイデアのみに終わりました。

【製作上のポイント】
・MLE20/MJD20は、サンケン製の150WパワーMOS。ゲートバイアスが高く（４Ｖ近い）、ペア選別必須
・温度補償はC3113をドレインリード根元に熱結合、ＺＤと合わせて温度係数を調整
・初段カスコード電流源のK105には電流調整の為にソースに抵抗を挿入するが、この値を上下で調整してＤＣオフセットを合わせる

【回路動作の説明】
・出力石除く全段カスコードで高ゲインと高速化を両立
・初段は電流帰還型で、位相補正の４７ｐＦをブートストラップする事で実質２次位相補正化
・出力段は、低域では局部ＮＦＢによる０ｄＢ全帰還アンプで低歪み化
・ＮＦＢ量が減る高域では、出力段は680p/1000pFを通して単なるエミッタフォロワ駆動
・ＭＯＳのCrssを充電するのに必要な電流はカレントミラーで２倍になる
・ＭＯＳのCissを充電するのに必要な電流は3900p/5600pFの部分帰還で主信号からキャンセル
・ショート保護のＡ点、Ｂ点の逆導通を利用して500V/usを超えるスルーレートを阻止（過電流破壊防止）

　→　代替設計での試作評価結果を見る

４、4Ω200Ｗで10MHzのフルパワーを実現する超広帯域アンプ　　※設計のみ

【設計のねらい】：１０ＭＨｚ帯域を実現するには？

80Vp-pの振幅を10MHzでスイングするには最大2500V/usのスルーレートが必要。
出力MOS-FETのCrssを充電するだけで１Ａの電流が流れ、ドライブ段の損失が半端でない。

・ドライブ段の損失を軽減するため、ドライブ側の振幅が小さくて済む「逆立ち型」の出力段を採用。12V電源とする。
・K3497/J618の２パラで４Ω200W出力に対応、10MHzフルパワー時のゲート駆動電流は約1Arms。
・ドライブ段はK2013/J313で、電流定格的にはぎりぎり。放熱に注意必要。
・初段はK170/J74(BL)のSEPP差動。アイドリング8mAで最大30mAの出力電流を得る。
・電流を折り返すカレントミラーで電流をブーストし、±80mAピークの初段出力。
・負荷条件（４Ωから無負荷、負荷容量10,000pFまで、信号源のｲﾝﾋﾟｰﾀﾞﾝｽ変化）が様々に変わっても安定にＮＦＢを掛けるために、多数の位相補正ＣＲを配置。10,000pFまでの純容量をダイレクトに繋いでも発振無し。

【位相補正内容の解説】
上の周波数特性のグラフは、４Ω負荷に対して並列に100pFから10,000pFまでのＣを並列に繋いだ場合のNFB後の総合ゲインである。負荷容量が0.01uF（10MHzでは1.6Ωのｲﾝﾋﾟｰﾀﾞﾝｽ）を超えると発振の恐れがある。

大きな容量負荷をつないだ時は、ドライブ段と出力段の位相回転も含めるとこれだけで３次の位相遅れとなり、そのままではＮＦＢが掛けられない。
対策として、
・出力からドライブ段の手前に局部帰還（C7,C8）で位相をコントロール。
　C7,C8の中点をR15でﾌﾞｰﾄｽﾄﾗｯﾌﾟすることで、低域でのゲイン低下を防止（２次補正）
・出力段以外の部分の位相遅れは許されないので、C4,C5,C6による進み補償で20MHzまで補正。
・以上で裸ゲインは3M-30MHzの領域で２次遅れ（180゜位相回転）になるので、NFB抵抗にC1(18pF)
　を挿入してこの部分で45-60゜の位相進みを発生させ、NFBを掛けられるようにする。

つまり、NFBの進み補償で得た45゜の位相余裕がなくなるのが容量負荷10,000pF時ということ。

これ以外に、
・負荷の４Ωを解放したときに高域でゲインが上がってしまうのを防ぐため、C3,R18のダンピングを追加
・信号源ｲﾝﾋﾟｰﾀﾞﾝｽ(R1)が500-数kΩに上昇したときに、特定の負荷条件の組合せで発振するのを防止
　するため、入力端にC9(47pF)を挿入。
NFBの掛かる範囲が30MHz付近までになる時は、ここまでやらないと条件が変わるとすぐに発振してしまいます。

この定数設定で、10MHzで4Ω200Wを出力可能ですが、初段はすでにクリップを始めていて目一杯の動作状態。
容量負荷を1000pFまでに限定すれば、ドライブ段入力への局部帰還をやめて初段の負担を軽減することで
20MHzまでのフルパワー出力が可能となります。（ドライブ石は5A定格のMosに変更、その他位相補正は全面的に見直し）

オーディオアンプとしての性能は、1kHzで0.001%程度で、「超」低歪みではありません。
これは、初段のFETのドレイン電圧をブートストラップしていない為に、信号入力がそのまま初段Vgdの変動になるためです。（初段の歪みはNFBでは改善されない）
帯域は十分に広いので10kHzでも歪みの劣化はあまりなく、100kHzでも低歪みを保ちます。

入力容量が約100pFと大きいので、駆動する信号源は100Ω以下が望ましい。

なお、当初の設計案は、検討内容が不十分だったのでページを分けました。

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