６、低歪みＯＳＣ部の設計検討
６－０、各種ＣＲ発振器のノイズ →詳細は、ＣＲ発振器の方式別ノイズ検討 参照。
ＣＲ発振器には様々な方式がありますが、残留ノイズの点で最も優れているのは状態変数型（ステートバリアブル）です。それ以外の方式では、目標とする-133dBv=224nVのノイズレベル（10kHzBWにて）を実現できません。
海外の低歪OSCの論文を見ても、ｳｲｰﾝﾌﾞﾘｯｼﾞで残留雑音１μＶ程度であり、THD+Nは140dBに達していません。「世界一」を目指すのならその10dB上を行く必要があります。
【出力残留ノイズの比較表】
| 方式 | 出力ノイズ | 時定数Ｒ | 時定数Ｃ | 帰還抵抗 |
| 状態変数型 | 204nV | 1k x2 | 0.159uFx2 | 1k x2 |
| ツインＴ型 | 357nV | 1kx2+500 | 0.159uFx2+0.318uF | - |
| ザルツァ型 | 403nV | 2k +125 | 0.318uFx2 | 800+100Ω |
| ﾀｰﾏﾝ型（ｳｲｰﾝﾌﾞﾘｯｼﾞ) | 466nV | 1k +500 | 0.159uF+0.318uF | 250+250Ω |
| 移相(APF2段)型 | 708nV | 500x2 | 0.318uFx2 | 500x4+1kx2 |
条件：出力ノイズは、fo=1kHz (10kBW) で、２次HPF型の歪率計で1.5kHz以下のノイズカット時。
ＣＲ時定数は基本１ｋΩ、使用アンプの雑音は1nV/√Hz。
10Vrms出力時で抵抗１本に最大0.1Wで定数値を制限。
６－１、ステートバリアブル型ＯＳＣのノイズ解析と定数設定
ステートバリアブル型の発振器では、積分器を２段重ねた出力から取り出す場合の
各素子からのノイズゲインはこのグラフのようになります。
発振周波数である1kHzでは非常にノイズゲインが上がりますが、実際に歪み測定時にはfo付近が除去されますので問題とはなりません。
前に説明した２次HPFタイプの補正カーブで除去した場合の最終的にTHDとして検出されるノイズ成分は、1.5foである1.5kHz以下は完全に除去され、各成分の等価バンド幅は
・出力アンプ：BW+1.3 fo
・最終段帰還Ｒ：0.99 fo
・最終段以前成分：0.26 fo
となります。（出力アンプの入力換算雑音は、高域が落ちないのでノイズ評価帯域幅ＢＷに依存）
fo=1kHzで周波数設定のＣＲを1kΩと0.16uF、最終段以前のノイズ抵抗を3k+240Ω、出力アンプの等価ノイズ抵抗が62Ωの場合、BW=10kHzでのノイズを抵抗値に換算して
・出力アンプ：62*1.13 =70Ω
・最終段帰還Ｒ：1060*0.099 =105Ω
・最終段以前成分：3240*0.026=84Ω
合計は259Ωとなり、BW=10kHzでの全帯域ノイズは204nVとなります。
発振周波数が１kHzの場合、時定数Ｒ=1kΩではＣに0.159μＦが２つ必要ですが、この値はスチコン（ＰＳ）では大き過ぎます。
ノイズ感度の高い最終段に資源を集中し、前段はＲ=2ｋΩにしてＣを半分に減らします。目標の224nV可能な設定としてはこれでもＯＫ。
Ｃに使う品種をＰＰ（ポリプロピレン）にすれば１μＦでも問題ありませんが、低インピーダンスにして発振電圧を上げるとコンデンサには大電流が流れますから、フィルムコンデンサがノイズレベルに対して問題となるレベルの電流歪みを発生しないか、十分に検討が必要です。
一般的なフィルムコンデンサの多くはＰＳと較べて損失が大きく、特に小型化した積層フィルムではＰＰでも大きな電流歪みの出る物があります。（高耐圧の高周波用フィルムでも-150dB以下の超低歪み用途ではダメな物も沢山ある。）
６－２、実使用時のＯＳＣノイズ低減手法
f=1kHzの場合、上記のようにCRの値を1kΩまで下げても総合出力ノイズは200nV（-134dBv）程度が限度です。
1.0nV/√Hzを切る入力換算ノイズのアンプを正しく評価するにはBW=10kHzで50nV程度の低ノイズ信号源を用意する必要がありますので、さらに10dB以上はノイズを下げる手段が求められます。
アンプや各素子の発生歪みを無視すると、ノイズレベルは一定なので発振器の出力電圧を20Vrmsとかに高くしてから分圧すると、その分ノイズを下げることが出来そうですが、ここで問題になるのは分圧する為の抵抗の発する熱雑音です。
終端抵抗を10Ω（0.4nV/√Hz）とすると、1.0Vrmsを出すには100mAの電流を必要とし、OSC出力アンプの負荷が非常に重くなってしまう。これは大きな入力レベルを必要とする場合に深刻で、3Vrms以上を要求するとパワーアンプ並みの電力を消費し、実現困難です。（必要入力レベルが100mV以下と小さな値なら全く問題ない。）
単に電力だけの問題だけではなく、部品の導体の磁気歪みも表面化しますし、電流ループによる周辺への誘導やGNDに流れ込む各部からの信号電流の問題もあり、無用な大電流は避けたいところ。
固定周波数（SPOTタイプ）に限定での改善策としては、抵抗ではなくてＣを使った分圧が高域ノイズの抑制手段として有効です。
抵抗と違ってコンデンサは歪み以外の雑音発生はなく、機械振動による誘起電圧に注意すれば低ノイズの分圧回路が構成できます。例えば、1kHz出力を1uFを５個直列で1/5に分圧すればOSCノイズが200nVあっても40nVにまで残留雑音を低下可能で、20Vrmsを4.0Vに分圧しても必要電流は25mArmsで済みます。
（純粋なＣだと出力アンプが発振するので、分圧Ｃに20Ωと5Ωをそれぞれ直列に入れる）
このように分圧比が小さいときはＣで分圧し、大きな減衰量のときは抵抗で分圧する事でOSC部の出力雑音を最小限度にする事が出来ます。（容量の大きなフィルムＣが必要なのでCの歪が影響しないように品種の選定が重要。但し、分圧に同じ歪特性の物を直列にして使えば、歪成分は打ち消し合って単体の値より30dB以上Ｃの歪は低減できる。）
なお、測定対象がシングルポール（２次補正していない）でゲインを変えても安定な場合は、歪だけ101倍する測定法があります。
100倍しなくても10倍でも十分効果はあるので有用ですが、周波数上限が限られるのと、信号源インピーダンスの制約も大きいので注意が必要。
６－３、発振振幅制御回路の歪み低減手法
ＣＲ発振器の歪みは振幅制御回路で大きく性能値が左右され、旧式のウイーンブリッジ（ターマン型）で良く使われた熱的な自律帰還制御（電球のフィラメントやサーミスタの自己発熱を利用）は、熱的な変化要素そのものが歪み発生要因になるので超低歪み(-100dB以下)にはなりません。ダイオードなどの非線型なクリップ手段を用いたのではもっと悪化します。
ステートバリアブル型で良く使われるJ-FET可変抵抗を用いた回路は容易に低歪みが得られ、1kHz以上の高い周波数では全波整流後の簡単な平滑だけで-130dB歪みは容易に実現できます。
100Hz以下の低周波でさらに低歪みとするには、振幅検出（平滑方法）を工夫しないと制御の応答速度（振幅安定性）と、制御電圧のリプル除去（歪み悪化防止）の両立が難しくなるので、この点について必要な性能条件を検討します。
●可変抵抗部の振幅制御電圧の許容リプル量
振幅制御要因での許容歪みを1nVとすれば、２つの積分回路で高域が２次で低下するので発生する３次歪み成分は9nVまで。
可変抵抗部の印加電圧を5mV、抵抗変化率を20%/Vとすれば、制御電圧の２次リプル成分で発生する歪みを9nVにするには、変化率の1/12が３次歪みになるので、リプルは0.1mV以下が必要です。
10Vの出力を全波整流して0.1mVリプルに抑えるには90dBのリプル抑制量が必要なので、単純なＣＲでの平滑では周波数が低いと応答が遅くなりすぎ、安定性が損なわれる恐れがあります。
●４相検波による平滑リプル低減手法
幸いなことに、ステートバリアブル型では90゜位相のずれた出力が同時に得られるので、両者の全波整流波形を加算すると４相検波となり、リプル電圧その物が低下すると同時にリプル周波数も倍になるので平滑効果もＵＰします。
上が原理図で、電流をAnalog加算するのではなく単にダイオードでスイッチさせる所が重要。この方式の素晴らしい所は、負荷条件を調整してダイオードの導通角を132°にすると、４相の重なり合う部分がちょうど谷を埋めて４次成分をキャンセルできる事で、図のように残留リプルは８次成分となります。
従って非常に大きなリプル抑制効果があり、比較的小さな時定数１段で残留リプルを1ｍＶにできます。
（導通角を132°にするには、ダイオードの直列抵抗の73％の値を負荷抵抗に設定する）
回路的には、右図のように270゜位相を90゜位相出力を反転して作成し、検波ダイオードを２個追加するだけで２相検波とほとんど同じです。
リプルが出力に漏れる変調成分は９次になるので、出力にはほとんど出ません。リプル除去性能が良いので、fosc=10Hzでも平滑回路の時定数も同時に切り替えれば十分な性能が得られます。
但し、４相のバランスがわずかでも崩れると基本波成分が検波出力に漏れ、急激に性能が劣化します。周波数切替で４相のバランスずれに注意が必要です。
●乗算器でのAC-DC直接変換手法
90゜位相のずれたsinとcos波が同時に得られる事から、(sinθ)^2＋(cosθ)^2＝1 の公式を利用して、平滑回路を全く使用せずに出力電圧の２乗値（DC値）を得ることが出来ます。
これは昔から知られている有名な検波方式で、振幅制御回路のAGCにも乗算回路を使うマルチプライヤ方式がスタンダードです。
（図のＣNは、主の平滑Ｃではなくて補助的なノイズ低減のための小容量のＣ）
理論的には完璧なのですが、非常に高価な４象現の乗算器ICを３個も使うのは、大袈裟すぎる気もします。
黒田さんの低歪みOSC製作記事では、サンプルホールド方式で出力のピーク値を拾うアイデアが使われていますが、正弦波を扱う回路中にパルス回路を紛れ込ませるのは何となく気に入りません。
そこで、J-FETの伝達特性が２乗特性になるのを利用して、２個のFETで乗算器と同じAC-DC変換を行なう回路を考えてみました。
90゜位相のずれた発振出力電圧を、それぞれ全波整流してからFETで２乗変換して加算します。
FETのばらつきは、ゲート入力レベル調整とＶｐ調整で合わせ込み、２次成分と４次成分の両方が最小になるように調整します。
特性の誤差で完全なDCにはならないかも知れませんが、調整すれば４相検波のリプル除去40dB相当が時定数なしで出来、追加のCRフィルタ１段で10Hzでも安定に振幅制御できると予想されます。
（温度特性で振幅が変化しやすいので精密な測定器には使えませんが、上の４相検波回路と組み合わせて、簡易的なリプル除去に使えばシンプルな回路となる。）
但し、乗算方式でも各相のバランスが崩れた場合にリプルが漏れてくるのは同じなので、回路的に最もシンプルな４相ダイオード検波を採用する方針。これでも十分なリプル除去性能があります。
上では制御電圧のリプルによる変調成分を検討しましたが、FETによる可変抵抗自身の直線性による歪み発生も大きな要因です。
代表的なJ-FETのゲートバイアス電圧と動作抵抗の変化特性の実測値が下図。
ピンチオフ電圧で急激に抵抗は∞に移行し、リニアな範囲は小さい事が分かります。
ゲートに1/2の歪補正を掛けると動作抵抗はこの値の2/3に下がる。
（ゲート電流を流して動作抵抗を急激に下げる事も可能）
ゼロバイアス付近でのJ-FETの印加電圧による２次歪み発生量は、実測で2SK30AGRに100mVrms印加で1.4%程度であり、FETのピンチオフ電圧Vpに対して信号振幅V(0-peak)と２次歪率の関係は常にＤ＝V/4Vpで、FETの品種には左右されません。
つまり、歪みを小さくするにはVpの大きな（gmが小さくIdssが大きい）品種が良く、2SK246BL等はVp=3V程度あるので可変抵抗に使うのに適します。
さらに、ゲートにVdsの1/2電圧を与えることで２次歪みをキャンセルすると3%歪レベルの印加電圧でも0.01%近くにまで改善され、帰還率を微調整することで残留３次歪みを(V/4Vp)^2以下にまで下げられます。
印加電圧100mV時、K246BLの実測値で３次歪みで1μVですが、さらに印加電圧を下げられればVpの小さい2SK170のような低雑音の品種が使えます。（K170BL実測値で30mV時の３次歪1μＶ）
但し、可変抵抗部への印加電圧を下げるとその分ゲイン可変範囲が小さくなるので、OSC部の高域ゲイン余裕（NFB量）が小さいと周波数切替え時に安定制御範囲を外れる恐れがあります。foscの上限に対し十分なNFB量の確保が必須。
※使用アンプのＧＢ積が10MHzの場合、10kHzでは0.3％変化します。→10Vrms出力時は印加電圧が30mV変化。FETの制御範囲を3mV以下とするにはＧＢ積は100M以上必要。
FETの動作点は、ゲートをゼロバイアス付近で使うのが重要で、逆バイアスを掛けるとその分実効のVpが小さくなり、歪みは劣化します。
なお、FETの歪の点では印加電圧を下げるほど良いのですが、発振開始時の帰還率が小さくなりすぎると振幅が成長せずに発振しない問題が出ます。
正帰還の量が1％で１サイクル当り+0.27dBの振幅成長ですので、ノイズレベルから+120dBの成長に450波（1kHzでは450ms）の時間を要します。正帰還率が0.1%(10Vrmsに対し10mV)ではこれが４．５秒なのでかなり長い。さらに100Hzの場合では同条件で発振開始に45秒も掛かってしまいます。
瞬時に立ち上げるには、発振開始時の正帰還量を3%程度にまで上げたいところ。
これらの条件を考慮して設計したのが下の回路です。（1kHzの定数のみ。周波数切替と調整部分は省略）
非常にシンプルですが、性能は１級品。
・立ち上げ時はＪ１のゲートは逆ﾊﾞｲｱｽでOFFするので正帰還率は10%以上となり、瞬時に発振開始。
・定常時にはR7=2MegΩとのバランスで、FET(J1)への印加電圧は5mV以下と極めて小さくでき、FETの歪を抑えられる。（R7の値は、アンプのGBWとC1,C2の損失角tan⊿で微調が必要）
・振幅制御のFETには2SK170BLを使用し、ノイズR=30Ω程度の低ノイズを実現。
・４相検波でR15=68kΩとすることで大きなリプル除去比を得、ゲートへのリプル残留は10uV程度。
・メインのステートバリアブル回路は低ｲﾝﾋﾟｰﾀﾞﾝｽ化を図り、キーとなる最終段のC1を
0.159uFと大きくして設計総合ノイズはBW=10kHzで0.22uV。
これで、アンプの性能さえ出せば、目標の150dBのTHD+Nは実現できます。
（実際には整流Diの歪を下げるために検波Di の前に簡易バッファ必要）
６－４、使用アンプの要求性能
●ノイズレベル
最終段のノイズは全帯域がそのまま出るので 0.7nV/√Hz (ノイズR=30Ω)以下が必要です。
J74/K170のｺﾝﾌﾟﾘﾒﾝﾀﾘSEPPで初段を構成すれば、0.6nV/√Hzの性能が可能。
最終段以外のアンプはノイズの点ではそこまで厳しくないので歪み優先で選択ＯＫ。
上の回路図のＵ２はノイズR=80Ω、Ｕ３はノイズR=50Ω（可変抵抗FETの30Ωも含めて80Ω）とします。→これで総合ノイズが221nVの計算。
●ドライブ能力
最も負荷が重いのは外部へ出力する最終段のアンプ（積分器の２段目）で、600ΩのATTを直接駆動したり、さらに低ノイズを得る為に低抵抗で分圧する事を考えて、300Ω負荷を駆動する能力を持たせることとします。
最大発振出力を20Vrmsとすると負荷電流は67mArmsであり、ピーク出力は約100mA。
さらにコンデンサで分圧して低ノイズを得る場合も考慮し、高域での負荷インピーダンスは30Ω程度まで下がってもNFBの安定性を確保することが必要。
ステートバリアブル型で構成する場合は３つのアンプが必要ですが、最終出力用のアンプ以外は600Ωまでの負荷（Io=50mAmax）で十分。追加のＵ４は10kΩ以上の負荷ｲﾝﾋﾟｰﾀﾞﾝｽなので駆動力は不問。
●ＧＢ積
FETへの印加電圧を下げているので、10kHzではU1,U2,U3の３つはＧＢ積で300MHz以上が必要。（U4は不問）ディスクリートで10kHzゲインは少なくとも120dB以上に設計しますので、余裕でクリアします。
（この回路をコピーして製作する場合は、U1,U2,U3の３つは単一のOPｱﾝﾌﾟでは不足なので２個シリーズの２次補正とし、低域ゲインを200dB以上にすると良い。）
●歪み率
アンプ部単独での歪み率（2nd,3rd成分）はFFT分析限界値の-180dB（0.001ppm）以下を目標としますが、この値はfosc=10kHz、発振出力が10Vrmsでピーク出力電流50mAの条件で達成する必要があります。
これを実現するには、10kHzの出力段での裸歪みを3%とすると少なくとも150dBのNFB量を確保することが必要です。単純な２次補正ではNFB限界100MHz以上が必要なので、局部帰還を併用して全体のNFB限界は10MHz程度に抑えます。
このような超ハイゲイン、高ＢＷのアンプを高域100%帰還（積分回路）で安定に動かすには、細心の注意を払ってNFBの位相管理を行なう必要があり、高度な設計能力が要求されます。
それでも、ステートバリアブル型の場合は全てのアンプが反転型（入力端子がGND電位）なので比較的容易に設計可能。（難しいのは入力端子が大振幅で動く場合）
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