超低歪アンプの設計重点項目
歪率計用のアンプ部の性能では、ノイズ特性と高調波歪特性が特に重要な項目。
それ以外にも、クリップした時の応答、外部負荷変動時の安定性、ＤＣドリフト、消費電流、さらには必要最小限の部品数で出来るだけシンプルにしたいとの思いもあります。
総合的には、トータルで残留ノイズ316uV(-130dBv)、10Vrms時の歪(2nd, 3rd共)は-190dB(3nV)が目標で、その為にアンプ個別の高調波歪レベルは設計ｼﾐｭﾚｰｼｮﾝ値で-200dB以下を基本とします。
ツインＴ部の最大入力は40Vrms、ＯＳＣ部の最大出力は20Vrmsまで対応。
10kHzでの歪率が-180dB程度までは２次の位相補正テクニックでカバーできますが、さらに200dB以上を出すにはﾀﾞｰﾘﾝﾄﾝやｶｽｺｰﾄﾞでゲインを十分に取り、３次補正でNFB限界を10MHz程度に抑える必要があります。
（ゲイン交点が20MHzを超えると多段のTrの急激な位相回転で、位相補正してもクリップ時などの動作点変動で安定性が破綻しやすく、Ｃ負荷にも弱くなる。）
３次の補正を掛けると位相回転が180°を超える部分が出るので、入力ｲﾝﾋﾟｰﾀﾞﾝｽも強い負性抵抗を持つ周波数帯が発生し、信号源抵抗Ｒｇの値によってはここが発振の原因となります。
いかなるＲｇの値でも発振させないためには、適切に入力ｲﾝﾋﾟｰﾀﾞﾝｽも補正必要。
低ノイズ化の為に初段のｇｍも必然的に大きくなりますが、大きなｇｍは切替ノイズなどのパルス入力時に後段に大電流を送り、クリップからの回復を遅らせます。NFB限界を10MHz程度にしているので、50ns以上の飽和回復時間は許されません。
この辺りが超高ＮＦＢ回路で超低雑音を両立させる時の設計の難しい所。
１、ツインＴ用０ｄＢバッファ
同調周波数では入力の-3dBが印加されますので、±40V peakの振幅に対応が必要。これだけの大振幅で歪を-200dBに保つのは非常に難易度が高いセクションです。
次段にＣが入る側のアンプはノイズが全帯域で出力されるために、En=0.7nV/√Hz（等価ノイズＲ＝30Ω）の超低雑音が要求されます。
最初は低雑音FETのシングル動作を３パラにしてローノイズ化を図りましたが、試作評価でパルス入力に対する安定度が低く、差動入力に変更。
（初段の大電流出力に後段がクリップした後の回復が追い付かずに発振）
その後の検討で、OSC部のノイズ減でノッチ部のアンプノイズＲはＬＮＡ部と合計で130Ωで良くなったので、等価ノイズR=60Ω目標に変更、J74/K170の差動ペアは２パラにせずに済みました。
ゲインを取るためにさらに２段の増幅後にﾀﾞｰﾘﾝﾄﾝﾊﾞｯﾌｧで出力、全体を出力からﾌﾞｰﾄｽﾄﾗｯﾌﾟする構成です。
大パルス入力に対して発振しないために各段の入力をＤｉでクランプし、クリップからの回復を早めています。
非常に部品数が多いですが、ｼﾐｭﾚｰｼｮﾝでは10kHzで20Vrms振幅時に-205dB歪と問題ないレベル。
入力に付いているＣは、信号源Rgがいかなる値でも発振しないための補正素子です。
強力なNFBを掛けているので、入力ｲﾝﾋﾟｰﾀﾞﾝｽが負性抵抗を持つのをダンピングする目的。
ﾌﾞｰﾄｽﾄﾗｯﾌﾟしたバッファを多段の高ゲイン回路にすると、発振を止めるのに苦労するのですが、初段出力と出力段入力の２か所で対GNDに２次位相補正を入れることで解決を見ました。（ここに辿り着くまでが長かった。）
実際の部品配置と実装後の写真が右図。（同じ物が２個）
ﾀﾞｰﾘﾝﾄﾝ出力の温度補償のため、１列に並べた出力素子を銅箔テープで熱結合しています。
２、ツインＴ用ＬＮＡツインＴ初段を受けるローノイズアンプ(LNA)です。 J74/K170のｺﾝﾌﾟﾘSEPPを使用して、等価ノイズＲ＝30Ω
ここでのゲインは400倍（後段の２次HPFの2.5倍と合わせて60dBゲイン）なので、普通のＯＰアンプを裸ゲインで使ってＮＦＢを掛けています。
（-100dB以下の歪の信号が対象なので、初段で60dBゲイン取っても問題ない）
ゲイン高いので出力のＤＣ検出してＤＣサーボを掛け、ドリフトを100mV以内に抑えます。
ＤＣサーボで100Hz時の裸ゲインが低下しないように、ＤＣサーボの入力は２次でハイカットし、100Hz時でも120dBのNFB量を確保。
なお、電源電圧変動に対し除去比が入力換算で70dB程度しかないので、ディスクリート部の±14Ｖ電源はリプルフィルタを追加して100Hz残留リプルを0.1μＶ程度にまで抑制。（ＯＰアンプ電源は10μＶ程度のリプルで問題なし。）
２次ＨＰＦと組み合わせた2fo補正フィルタ部も含む、初段ツインＴ用60dBLNA基板の回路と部品配置図が右の図。
60dBも増幅した信号をパネル面のツインＴ用ＣＲ切替ＳＷに近付けたくないので、パネル面からはＤＣの切替電圧だけ配線し、実際の信号は基板内部でJ-FET(2SK170V)でアナログＳＷ切替とします。
２次高調波の肩特性を2kBのVRで調整しますが、100Hzは実際には95Hzになるので、100nFのＣの容量はその分だけ微調整（増量）が必要。
なお、初段のツインＴノッチフィルタを構成するＣＲ素子と、そこから60dBゲインのLNAまでの配線はわずかでもノイズを拾うとS/Nが劣化してしまいますので、厳重なシールドが必要です。バラック配線では周りを囲ってもノイズが取り切れないので、最初からきちんとシャーシ内に組み込んで性能出しを始める必要があります。
３、ＯＳＣ出力用アンプソースに大容量Ｃを入れるのを嫌ってJ74/K170の２パラ差動をｺﾝﾌﾟﾘにし、等価ノイズＲ＝30Ω
3段増幅で低域では220dBの超ハイゲインなので、積分回路（高域でのゲイン0dB）で使うには位相補正が重要。
初段負荷にＣＲのﾗｸﾞﾘｰﾄﾞ型位相補正と、電圧段の２次補正型局部帰還でｼﾐｭﾚｰｼｮﾝでは10kHz20Vrms時で-217dBの歪率。
電圧段途中のD11, D7はクリップ時の電流クランプ。高NFBの回路は、すぐに内部でクリップして飽和からの回復がちょっとでも遅れると発振してしまうのでいろいろと気を使います。
出力石は1.5Ａ定格のT0-220タイプを使用し、ベース電流4mAmaxでショート保護を省略。
出力を外部に出す前に5Ωを入れ、誤って大容量のＣでＧＮＤに直結されても発振しないように保護。
４、ＯＳＣ2nd積分用アンプ
基本的には出力用と同じ構成。
ノイズ要求が厳しくないので、初段FETはパラ接続なし、その分ｇｍが減るので位相補正の定数を調整。
8-5 ＯＳＣ3rd反転アンプこちらは信号源抵抗が1ｋΩの固定なので、バイポーラＰＮＰ初段で回路を簡略化。（それでも、10kHz20Vrms時で-208dBの歪率） →出力までには２段のＬＰＦがあるので、３次はさらに18ｄＢ歪が下がり、完全無歪となる。
初段A1084に1mA流すことで差動の等価ノイズＲ＝50Ωとなります。
エミッタ間にインダクタを挿入して高域のｇｍを制限し、その分後段の位相補正容量を小さくすることで歪を改善。
10kHz歪が-190dBで良いなら出力段はﾀﾞｰﾘﾝﾄﾝでなくても良いのですが、ここで簡略化しすぎて全体の性能のネックになっては元も子もないのでﾀﾞｰﾘﾝﾄﾝを奢ります。（石のhfeばらつきを厳密に合わせなくても性能が出る。）
電源の±35Ｖは整流後の平滑のみで供給（終段エミッタフォロワだけなので問題ない）、±34Ｖは追加のリプルフィルタで残留ノイズを10μＶ以下にします。初段から電圧段の電源変動除去比が120dB程度なので、出力ﾉｲｽﾞに影響を与えないために必要な条件。（これは、上の出力用も同じ。）
ＯＳＣ部全体の部品レイアウト振幅制御回路も含めて、実際の基板実装レイアウト案がこれ。
時定数ＣＲ（C1,R1,C2,R2）が外部に付き、電流ループの面積を最小にするために各アンプ部の出力配線は電源パスコンも含めて束ねるようにまとめて配線しています。
ＯＳＣ出力電流が電源ラインに流れて、半端整流波形の汚い電流が電源基板にまで回らないように、3300uFのパスコンで基板内で電流が完結するように配慮しました。
出力アンプの電源中点ＧＮＤを基準点とし、出力配線とその他信号GNDをここからスター状に配線。
スチコン以外の位相補正ＣはCH特性のチップセラミックを裏側配線ランド間に直接半田付けしているので、表からは見えない。
シミュレーションでは問題なかったはずが、実際に製作してみると上の回路図の定数のままでは発振が止まらなかったので、実機では位相補正の定数をかなり変更しています。
それによって10kHz時の３次歪は劣化しますが、それでも10kHz20Vrms時に-206dB以下の値は保持。
実際の実装後の様子。出力段のｱｲﾄﾞﾘﾝｸﾞ温度補償はヒートシンクに銅箔テープで貼り付けている。
（最終出力Ｔｒの取り付けビスの頭の寸法を見落としていて、窮屈になってしまった。）
抵抗を空中配線で付けているのは、位相補正定数を後から調整したため。
以上で、主要なアンプ部の設計と製作は完了ですが、ここに至るまでに数回の試作と評価実験を行ってきました。
1kHzで200dBを超える裸ゲインのアンプを安定に動かすのはとても困難で、実装のＮＦＢポイントをちょっとずらすだけでも簡単に発振したりします。
安定したように見えても、蛍光灯や冷蔵庫のON/OFFノイズで急に機嫌が悪くなったりも経験。ｼﾐｭﾚｰｼｮﾝで定数を決定する際には、負荷条件を変えながらクリップさせて回復の様子を見るのが効果的です。（不安定要素があるとクリップ応答が暴れる）
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